JPH0630482B2 - デイジタル多重変換回路 - Google Patents
デイジタル多重変換回路Info
- Publication number
- JPH0630482B2 JPH0630482B2 JP59251252A JP25125284A JPH0630482B2 JP H0630482 B2 JPH0630482 B2 JP H0630482B2 JP 59251252 A JP59251252 A JP 59251252A JP 25125284 A JP25125284 A JP 25125284A JP H0630482 B2 JPH0630482 B2 JP H0630482B2
- Authority
- JP
- Japan
- Prior art keywords
- signals
- synchronization
- circuits
- speed digital
- synchronizing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1647—Subrate or multislot multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル信号の変換回路に関する。特に、
その多重化変換回路に関する。本発明はマイクロ波通信
に利用するに適する。
その多重化変換回路に関する。本発明はマイクロ波通信
に利用するに適する。
従来ディジタル信号の多重化を行うとき、多重化技術に
おける補助信号伝送用に割り当てられたタイムスロット
を残らず使用して同期化方式の同期化周波数の決定およ
びスタッフ率の選定を行っていた。
おける補助信号伝送用に割り当てられたタイムスロット
を残らず使用して同期化方式の同期化周波数の決定およ
びスタッフ率の選定を行っていた。
前記のような同期化方式におけるスタッフ率の選定は、
同期化周波数の設定が容易でないという問題点があっ
た。
同期化周波数の設定が容易でないという問題点があっ
た。
本発明は上記の問題点を解決するものであり、周波数帯
の異なる高速、中速、低速信号列を高速周波数帯で多重
化する場合に、中速、低速信号列の同期化での同期化周
波数の決定およびスタッフ率の確保が容易に行えるディ
ジタル多重変換回路を提供することを目的とする。
の異なる高速、中速、低速信号列を高速周波数帯で多重
化する場合に、中速、低速信号列の同期化での同期化周
波数の決定およびスタッフ率の確保が容易に行えるディ
ジタル多重変換回路を提供することを目的とする。
本発明は、ディジタル多重変換回路において、Ｉ個の高
速ディジタル信号を同期化するＩ個の第一の同期化回路
と、Ｊ個の中速ディジタル信号を同期化するＪ個の第二
の同期化回路と、Ｋ個の低速ディジタル信号を同期化す
るＫ個の第三の同期化回路と前記各信号をディジタル多
重変換のフレームフォーマットにしたがって同期化信号
に変換する同期化回路および多重化回路に必要な各種タ
イミング信号を生成する同期化周波数発振回路を含むタ
イミング発生回路と、前記Ｊ個の第二の同期化回路出力
信号を複数の同期信号列の割り当てタイムスロットに格
納するためそれぞれ１列からＰ列の並列信号へ変換する
Ｊ個の第一の直列並列変換回路と、前記Ｋ個の第三の同
期化回路出力信号を複数の同期信号列の割り当てタイム
スロットに格納するためそれぞれ１列からＱ列の並列信
号へ変換するＫ個の第二の直列並列変換回路と、前記Ｉ
個の第一の同期化回路の出力信号、前記Ｊ個の変換回路
の出力信号、前記Ｋ個の第二の変換回路の出力信号、前
記タイミング発生回路よりのフレーム同期信号およびそ
の他の補助伝送路信号とをディジタル多重変換のフレー
ムフォーマットにしたがって中速または低速ディジタル
信号は割当タイムスロットのうちの一部分に多重化する
Ｒ個の多重化回路からなることを特徴とする。
速ディジタル信号を同期化するＩ個の第一の同期化回路
と、Ｊ個の中速ディジタル信号を同期化するＪ個の第二
の同期化回路と、Ｋ個の低速ディジタル信号を同期化す
るＫ個の第三の同期化回路と前記各信号をディジタル多
重変換のフレームフォーマットにしたがって同期化信号
に変換する同期化回路および多重化回路に必要な各種タ
イミング信号を生成する同期化周波数発振回路を含むタ
イミング発生回路と、前記Ｊ個の第二の同期化回路出力
信号を複数の同期信号列の割り当てタイムスロットに格
納するためそれぞれ１列からＰ列の並列信号へ変換する
Ｊ個の第一の直列並列変換回路と、前記Ｋ個の第三の同
期化回路出力信号を複数の同期信号列の割り当てタイム
スロットに格納するためそれぞれ１列からＱ列の並列信
号へ変換するＫ個の第二の直列並列変換回路と、前記Ｉ
個の第一の同期化回路の出力信号、前記Ｊ個の変換回路
の出力信号、前記Ｋ個の第二の変換回路の出力信号、前
記タイミング発生回路よりのフレーム同期信号およびそ
の他の補助伝送路信号とをディジタル多重変換のフレー
ムフォーマットにしたがって中速または低速ディジタル
信号は割当タイムスロットのうちの一部分に多重化する
Ｒ個の多重化回路からなることを特徴とする。
本発明のディジタル多重変換回路は、中速、低速信号列
の多重化に用意されたタイムスロットを全て使用するの
ではなく、中速、低速信号列に直並列変換を施し、この
タイムスロット内の全部を使用せず一部分を使用して多
重化を行うことにより、中速、低速信号列の同期化周波
数に自由度を与え、同期化方式のスタッフ率の確保を可
能にする。
の多重化に用意されたタイムスロットを全て使用するの
ではなく、中速、低速信号列に直並列変換を施し、この
タイムスロット内の全部を使用せず一部分を使用して多
重化を行うことにより、中速、低速信号列の同期化周波
数に自由度を与え、同期化方式のスタッフ率の確保を可
能にする。
〔実施例〕 以下、添付図面を参照して本発明実施例装置を説明す
る。
る。
第１図は本発明実施例装置のブロック構成図、第２図は
第１図要部の簡略図面、第３図はそのフレームフォーマ
ット説明図である。
第１図要部の簡略図面、第３図はそのフレームフォーマ
ット説明図である。
高速ディジタル信号１〜１は同期化回路101〜101を介し
て多重化回路106〜106（出力が多重化信号13〜13であ
る。）に入力する。中速ディジタル入力信号２〜２は同
期化回路102〜102を介して第一の直列／並列変換回路10
7〜107（出力が多重化回路106〜106に入力する。）に入
力する。低速ディジタル入力信号３〜３は同期化回路10
3〜103を介して第二の直列／並列変換回路108〜108（出
力が多重化回路106〜106に入力する。）に入力する。同
期化周波数発振回路104の出力はタイミング発生回路105
に入力し、その各種タイミング信号出力はそれぞれ同期
化回路101〜101、102〜102、103〜103に入力し、さらに
多重化回路106〜106に入力する。
て多重化回路106〜106（出力が多重化信号13〜13であ
る。）に入力する。中速ディジタル入力信号２〜２は同
期化回路102〜102を介して第一の直列／並列変換回路10
7〜107（出力が多重化回路106〜106に入力する。）に入
力する。低速ディジタル入力信号３〜３は同期化回路10
3〜103を介して第二の直列／並列変換回路108〜108（出
力が多重化回路106〜106に入力する。）に入力する。同
期化周波数発振回路104の出力はタイミング発生回路105
に入力し、その各種タイミング信号出力はそれぞれ同期
化回路101〜101、102〜102、103〜103に入力し、さらに
多重化回路106〜106に入力する。
なお、同期化、直列／並列変換、多重化、タイムスロッ
ト制御等の動作には各種タイミング制御信号が必要であ
るが、この機能は従来のスタッフ多重変換と同一のため
ここでは省略する。
ト制御等の動作には各種タイミング制御信号が必要であ
るが、この機能は従来のスタッフ多重変換と同一のため
ここでは省略する。
第２図は各１個の部分からなる説明用図である。第３図
(a)は（Ｓ−１）ビットに同期化前高速ディジタル信号
を同期化後多重化し、Ｓビット毎に１ビットの割合で付
加ビットを挿入するフレームフォーマットであり、従来
より跳越方式としてよく知られている。この１ビットを
まとめた系列、すなわちＳビット単位にまとめたものを
第３図(b-1)に示す。図面符号Ｆはフレーム同期用タイ
ムスロットを、Ｘは伝送路品質監視のためのパリティタ
イムスロット、またはその他の目的例えばパルススタッ
フィング情報、警報伝達のためのタイムスロットを、Ｙ
は中速ディジタル信号用タイムスロットを、Ｚは低速デ
ィジタル信号用タイムスロットである。フレーム同期用
タイムスロット間を１フレームと称し、１フレーム間で
のＹの割当て総タイムスロット数をｙ、Ｚの割当て総タ
イムスロット数をｚ、構成総タイムスロットをｎとして
いる。第３図(b-2)、(b-3)は同期化された中速ディジタ
ル信号５、低速ディジタル信号６をそれぞれ示してお
り、説明用として中速ディジタル信号の使用タイムスロ
ット数を(y-2)個、低速ディジタル信号のタイムスロッ
ト数を(z-1)個として図示している。
(a)は（Ｓ−１）ビットに同期化前高速ディジタル信号
を同期化後多重化し、Ｓビット毎に１ビットの割合で付
加ビットを挿入するフレームフォーマットであり、従来
より跳越方式としてよく知られている。この１ビットを
まとめた系列、すなわちＳビット単位にまとめたものを
第３図(b-1)に示す。図面符号Ｆはフレーム同期用タイ
ムスロットを、Ｘは伝送路品質監視のためのパリティタ
イムスロット、またはその他の目的例えばパルススタッ
フィング情報、警報伝達のためのタイムスロットを、Ｙ
は中速ディジタル信号用タイムスロットを、Ｚは低速デ
ィジタル信号用タイムスロットである。フレーム同期用
タイムスロット間を１フレームと称し、１フレーム間で
のＹの割当て総タイムスロット数をｙ、Ｚの割当て総タ
イムスロット数をｚ、構成総タイムスロットをｎとして
いる。第３図(b-2)、(b-3)は同期化された中速ディジタ
ル信号５、低速ディジタル信号６をそれぞれ示してお
り、説明用として中速ディジタル信号の使用タイムスロ
ット数を(y-2)個、低速ディジタル信号のタイムスロッ
ト数を(z-1)個として図示している。
各１個の部分よりなる本発明実施例装置要部を簡略に示
した第２図において、高速ディジタル信号１、中速ディ
ジタル信号２、低速ディジタル信号３はそれぞれの同期
化回路101、102、103に入力される。このそれぞれの同
期化回路101、102、103は非同期関係にあるそれぞれの
入力信号１、２、３を同期化技術としてよく知られてい
るパルススタッフィング方式により同期化された信号列
４、５、６に変換する。このとき必要な各タイミング信
号７、８、９は同期化周波数発振回路104を含むタイミ
ング発生回路105により生成される。
した第２図において、高速ディジタル信号１、中速ディ
ジタル信号２、低速ディジタル信号３はそれぞれの同期
化回路101、102、103に入力される。このそれぞれの同
期化回路101、102、103は非同期関係にあるそれぞれの
入力信号１、２、３を同期化技術としてよく知られてい
るパルススタッフィング方式により同期化された信号列
４、５、６に変換する。このとき必要な各タイミング信
号７、８、９は同期化周波数発振回路104を含むタイミ
ング発生回路105により生成される。
中速ディジタル信号２、低速ディジタル信号３の同期化
タイミング信号８、９については、割当られたタイムス
ロット、それぞれＹ、Ｚのうちの部分的な使用動作を行
うために、使用タイムスロット数を１フレーム当たり、
それぞれ（ｙ−２）個、（ｚ−１）個に制御されるよう
に出力される。
タイミング信号８、９については、割当られたタイムス
ロット、それぞれＹ、Ｚのうちの部分的な使用動作を行
うために、使用タイムスロット数を１フレーム当たり、
それぞれ（ｙ−２）個、（ｚ−１）個に制御されるよう
に出力される。
それゆえ第３図に示すフレームフォーマットにおいて中
速ディジタル信号２、低速ディジタル信号３の同期化に
必要な同期化周波数は同期化中速ディジタル信号周波数 および同期化低速ディジタル信号周波数 で示される。ここでＨは同期化高速ディジタル信号周
波数、ｙ′、ｚ′は中速／低速ディジタル信号用タイム
スロットの１フレームにおける使用数を示している。
速ディジタル信号２、低速ディジタル信号３の同期化に
必要な同期化周波数は同期化中速ディジタル信号周波数 および同期化低速ディジタル信号周波数 で示される。ここでＨは同期化高速ディジタル信号周
波数、ｙ′、ｚ′は中速／低速ディジタル信号用タイム
スロットの１フレームにおける使用数を示している。
この操作により、同期化中速／低速ディジタル信号出力
５、６は、第３図(b-1)のＹおよびＺの一部使用タイム
スロットに格納された第３図(b-2)、(b-3)で示すような
信号列となる。
５、６は、第３図(b-1)のＹおよびＺの一部使用タイム
スロットに格納された第３図(b-2)、(b-3)で示すような
信号列となる。
各同期化中速／低速ディジタル信号は、第１／第２の直
列並列変換回路107、108に入力されるが、同期多重化さ
れる高速ディジタル信号列が１列のため、第２図での直
列並列変換回路は何の変換もされないため、入出力が同
一である。
列並列変換回路107、108に入力されるが、同期多重化さ
れる高速ディジタル信号列が１列のため、第２図での直
列並列変換回路は何の変換もされないため、入出力が同
一である。
中速／低速ディジタル信号列の入力数および高速ディジ
タル信号列が複数である場合（第１図の場合）、入力信
号と１フレーム中で格納すべきタイムスロットに関連す
る直列／並列（１列→複数列）変換を施すことになる。
タル信号列が複数である場合（第１図の場合）、入力信
号と１フレーム中で格納すべきタイムスロットに関連す
る直列／並列（１列→複数列）変換を施すことになる。
同期化された高速ディジタル信号４、中速ディジタル信
号５（第３図(b-2)）、低速ディジタル信号６（第３図
(b-3)）は第３図に示されるフレームフォーマットに従
って多重化回路106で多重化され多重化信号13（第３図
(a)）として送出される。すなわち高速ディジタル信号
４は第３図(a)に示される（Ｓ−１）ビットの白抜きの
タイムスロット部に、中速ディジタル信号５、低速ディ
ジタル信号６は第３図(b-1)に示されるＹおよびＺタイ
ムスロット部分（第３図(a)では斜線のタイムスロット
部分）に多重化される。
号５（第３図(b-2)）、低速ディジタル信号６（第３図
(b-3)）は第３図に示されるフレームフォーマットに従
って多重化回路106で多重化され多重化信号13（第３図
(a)）として送出される。すなわち高速ディジタル信号
４は第３図(a)に示される（Ｓ−１）ビットの白抜きの
タイムスロット部に、中速ディジタル信号５、低速ディ
ジタル信号６は第３図(b-1)に示されるＹおよびＺタイ
ムスロット部分（第３図(a)では斜線のタイムスロット
部分）に多重化される。
パルススタッフィング方式による同期化回路101、102、
103ではスタッフ率が０〜1.0で存在することが絶対条件
である。スタッフ率の決定については同期化前、同期化
後の周波数および多重化のためのフレームフォーマット
によって決定される。そこで同期化周波数帯が著しく異
なる信号列の同期化回路101、102、103において、高速
周波数帯以外の周波数帯の同期化周波数を固定するので
はなく多重化用のタイムスロットの使用法により同期化
周波数を自由に選定可能にする。すなわち同期化中速デ
ィジタル信号周波数 および同期化低速ディジタル信号周波数 のＨ，Ｓ，ｎ，ｙ，ｚが決定されてもｙ′，ｚ′の値
により同期化周波数に自由度を与えることができる。こ
のように同期化周波数が自由に選定できることにより同
期化方式におけるスタッフ率の選定を容易にすることが
可能となる。
103ではスタッフ率が０〜1.0で存在することが絶対条件
である。スタッフ率の決定については同期化前、同期化
後の周波数および多重化のためのフレームフォーマット
によって決定される。そこで同期化周波数帯が著しく異
なる信号列の同期化回路101、102、103において、高速
周波数帯以外の周波数帯の同期化周波数を固定するので
はなく多重化用のタイムスロットの使用法により同期化
周波数を自由に選定可能にする。すなわち同期化中速デ
ィジタル信号周波数 および同期化低速ディジタル信号周波数 のＨ，Ｓ，ｎ，ｙ，ｚが決定されてもｙ′，ｚ′の値
により同期化周波数に自由度を与えることができる。こ
のように同期化周波数が自由に選定できることにより同
期化方式におけるスタッフ率の選定を容易にすることが
可能となる。
上記をＩ系列、Ｊ系列、Ｋ系列の高速、中速、低速ディ
ジタル信号系列に拡張しても同様の効果が得られる。
ジタル信号系列に拡張しても同様の効果が得られる。
第１図と第２図中の図面符号12はフレーム同期信号また
はパリティ信号等を意味する。
はパリティ信号等を意味する。
なお、各種動作に必要なタイミング制御信号の詳細な部
分については本説明では省略している。
分については本説明では省略している。
以上説明したように、多重化技術における補助信号伝送
用タイムスロットの設定に当たり補助信号伝送用に割当
てられた全てのタイムスロットを使用するのではなく、
その一部分のタイムスロットの使用により補助信号伝送
用同期化周波数に自由度を与え、同期化方式のスタッフ
率の選定を容易にすることができる。
用タイムスロットの設定に当たり補助信号伝送用に割当
てられた全てのタイムスロットを使用するのではなく、
その一部分のタイムスロットの使用により補助信号伝送
用同期化周波数に自由度を与え、同期化方式のスタッフ
率の選定を容易にすることができる。
第１図は本発明実施例装置のブロック構成図。 第２図は本発明実施例装置の要部簡略ブロック構成図。 第３図は本発明実施例フレームフォーマット図。 101〜103……同期化回路、104……同期化周波数発振回
路、105……タイミング発生回路、106……多重化回路、
107……第一の直列／並列変換回路、108……第二の直列
／並列変換回路、Ｈ……同期化高速ディジタル信号周
波数、Ｉ……高速ディジタル信号４の数、Ｊ……中速デ
ィジタル信号５の数、Ｋ……低速ディジタル信号６の
数、Ｆ……フレーム同期用タイムスロット、Ｘ……パル
ススタッフィング(pulse stuffing)情報、Ｙ……中速デ
ィジタル信号用タイムスロット（割当て数ｙ）、Ｚ……
低速ディジタル信号用タイムスロット（割当て数ｚ）。
路、105……タイミング発生回路、106……多重化回路、
107……第一の直列／並列変換回路、108……第二の直列
／並列変換回路、Ｈ……同期化高速ディジタル信号周
波数、Ｉ……高速ディジタル信号４の数、Ｊ……中速デ
ィジタル信号５の数、Ｋ……低速ディジタル信号６の
数、Ｆ……フレーム同期用タイムスロット、Ｘ……パル
ススタッフィング(pulse stuffing)情報、Ｙ……中速デ
ィジタル信号用タイムスロット（割当て数ｙ）、Ｚ……
低速ディジタル信号用タイムスロット（割当て数ｚ）。
Claims (1)
- 【請求項１】Ｉ個（Ｉは１以上の整数）の高速ディジタ
ル信号を同期化するＩ個の第一の同期化回路と、 Ｊ個（Ｊは１以上の整数）の中速ディジタル信号を同期
化するＪ個の第二の同期化回路と、 Ｋ個（Ｋは１以上の整数）の低速ディジタル信号を同期
化するＫ個の第三の同期化回路と、 前記各信号をディジタル多重変換のフレームフォーマッ
トにしたがって同期化信号に変換する同期化回路および
多重化回路に必要な各種タイミング信号を生成する同期
化周波数発振回路を含むタイミング発生回路と を備えたディジタル多重変換回路において、 前記Ｊ個の第二の同期化回路出力信号を複数の同期信号
列の割り当てタイムスロットに格納するためそれぞれ１
列よりＰ列の並列信号に変換するＪ個の第一の直列並列
変換回路と、 前記Ｋ個の第三の同期化回路出力信号を複数の同期信号
列の割り当てタイムスロットに格納するためそれぞれ１
列よりＱ列の並列信号に変換するＫ個の第二の直列並列
変換回路と、 前記Ｉ個の第一の同期化回路の出力信号、前記Ｊ個の第
一の変換回路の出力信号、前記Ｋ個の第二の変換回路の
出力信号、前記タイミング発生回路からのフレーム同期
信号およびその他の補助伝送路信号とをディジタル多重
変換のフレームフォーマットにしたがい、中速または低
速ディジタル信号については割当タイムスロットの一部
分に多重化するＲ個（Ｒは１以上の整数）の多重化回路
と を備えたことを特徴とするディジタル多重変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251252A JPH0630482B2 (ja) | 1984-11-27 | 1984-11-27 | デイジタル多重変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251252A JPH0630482B2 (ja) | 1984-11-27 | 1984-11-27 | デイジタル多重変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128643A JPS61128643A (ja) | 1986-06-16 |
| JPH0630482B2 true JPH0630482B2 (ja) | 1994-04-20 |
Family
ID=17219998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251252A Expired - Lifetime JPH0630482B2 (ja) | 1984-11-27 | 1984-11-27 | デイジタル多重変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630482B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58181346A (ja) * | 1982-04-19 | 1983-10-24 | Nec Corp | デ−タ多重化回路 |
-
1984
- 1984-11-27 JP JP59251252A patent/JPH0630482B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61128643A (ja) | 1986-06-16 |
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