JPH06310541A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH06310541A JPH06310541A JP9606093A JP9606093A JPH06310541A JP H06310541 A JPH06310541 A JP H06310541A JP 9606093 A JP9606093 A JP 9606093A JP 9606093 A JP9606093 A JP 9606093A JP H06310541 A JPH06310541 A JP H06310541A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- opening
- type gaas
- recess
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 サイドウォールがなく、リセス底部の表面性
が良好で、動作層の露出の完全な階段状のリセスを形成
して、低寄生容量で高耐圧の利得の高いＦＥＴを歩留ま
り良く製造する方法を提供することを目的とする。 【構成】 ｎ型ＧａＡｓ層６の上部層の開口寸法がＳｉ
Ｎ層１０の開口寸法より大きくなるようにｎ型ＧａＡｓ
層６の上部層をＳｉＮ層１０をマスクとして等方性エッ
チングした後、ｎ型ＧａＡｓ層６の下部層の開口寸法が
ＳｉＮ層１０の開口寸法と同じになるようにｎ型ＧａＡ
ｓ層６の下部層をｎ型ＡｌＧａＡｓ層４が完全に露出す
るまで選択的に異方性エッチングすることにより、ゲー
ト電極作製用の階段状のリセス１５を形成する。
が良好で、動作層の露出の完全な階段状のリセスを形成
して、低寄生容量で高耐圧の利得の高いＦＥＴを歩留ま
り良く製造する方法を提供することを目的とする。 【構成】 ｎ型ＧａＡｓ層６の上部層の開口寸法がＳｉ
Ｎ層１０の開口寸法より大きくなるようにｎ型ＧａＡｓ
層６の上部層をＳｉＮ層１０をマスクとして等方性エッ
チングした後、ｎ型ＧａＡｓ層６の下部層の開口寸法が
ＳｉＮ層１０の開口寸法と同じになるようにｎ型ＧａＡ
ｓ層６の下部層をｎ型ＡｌＧａＡｓ層４が完全に露出す
るまで選択的に異方性エッチングすることにより、ゲー
ト電極作製用の階段状のリセス１５を形成する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
製造方法に関し、特に階段状のリセスを有する電界効果
トランジスタの製造方法に関する。
製造方法に関し、特に階段状のリセスを有する電界効果
トランジスタの製造方法に関する。
【０００２】
【従来の技術】例えば、ＭＥＳＦＥＴ（Metal Semicond
uctor Field Effect Transistor：ショットキーゲート
電界効果トランジスタ）やＨＥＭＴ（High Electron Mo
bilityTransistor：高電子移動度トランジスタ）等の電
界効果トランジスタ（以下ＦＥＴと略す）のノイズ低減
等のためにはソース−ドレイン間抵抗（以下ＲSと示
す）を小さくする必要がある。従来はこのＲSを小さく
するため、動作層上に設けた高不純物濃度のｎ型ＧａＡ
ｓ層からなるキャップ層の上面の一部を除去して作成し
たリセスにゲート電極を形成した構造を採用していた。
しかしながら、このような構造では、リセス底面の表面
状態が悪いので、ゲート耐圧が低下するという問題があ
った。また、リセス底面のｎ型ＧａＡｓ層が存在するこ
とにより、ゲート電極とドレイン電極間で発生する寄生
容量が大きくなるので、十分な利得を得られないという
問題もあった。
uctor Field Effect Transistor：ショットキーゲート
電界効果トランジスタ）やＨＥＭＴ（High Electron Mo
bilityTransistor：高電子移動度トランジスタ）等の電
界効果トランジスタ（以下ＦＥＴと略す）のノイズ低減
等のためにはソース−ドレイン間抵抗（以下ＲSと示
す）を小さくする必要がある。従来はこのＲSを小さく
するため、動作層上に設けた高不純物濃度のｎ型ＧａＡ
ｓ層からなるキャップ層の上面の一部を除去して作成し
たリセスにゲート電極を形成した構造を採用していた。
しかしながら、このような構造では、リセス底面の表面
状態が悪いので、ゲート耐圧が低下するという問題があ
った。また、リセス底面のｎ型ＧａＡｓ層が存在するこ
とにより、ゲート電極とドレイン電極間で発生する寄生
容量が大きくなるので、十分な利得を得られないという
問題もあった。
【０００３】これらの問題点を解決するために、階段状
のリセスを作成することが提案されている。図２はこの
階段状のリセスを有するＦＥＴの断面模式図である。
のリセスを作成することが提案されている。図２はこの
階段状のリセスを有するＦＥＴの断面模式図である。
【０００４】図２において、１は半絶縁性のＧａＡｓ基
板であり、この基板１の上にはバッファ層としてアンド
ープのＧａＡｓ層２、アンドープのＩｎＧａＡｓ層３、
動作層としてｎ型ＡｌＧａＡｓ層４がこの順序に形成さ
れている。このｎ型ＡｌＧａＡｓ層４の上には階段状の
リセス５が介在するキャップ層としてのｎ型ＧａＡｓ層
６、６が形成されている。前記階段状のリセス５で露出
したｎ型ＡｌＧａＡｓ層４の上には、このｎ型ＡｌＧａ
Ａｓ層４とショットキ接触する断面Ｔ字状のＴｉ−Ａｌ
合金からなるゲート電極７がｎ型ＧａＡｓ層６、６に接
触しないように形成され、ｎ型ＧａＡｓ層６、６上には
Ａｕ−Ｎｉ−Ｇｅ合金からなるソース電極８、ドレイン
電極９が夫々形成されている。
板であり、この基板１の上にはバッファ層としてアンド
ープのＧａＡｓ層２、アンドープのＩｎＧａＡｓ層３、
動作層としてｎ型ＡｌＧａＡｓ層４がこの順序に形成さ
れている。このｎ型ＡｌＧａＡｓ層４の上には階段状の
リセス５が介在するキャップ層としてのｎ型ＧａＡｓ層
６、６が形成されている。前記階段状のリセス５で露出
したｎ型ＡｌＧａＡｓ層４の上には、このｎ型ＡｌＧａ
Ａｓ層４とショットキ接触する断面Ｔ字状のＴｉ−Ａｌ
合金からなるゲート電極７がｎ型ＧａＡｓ層６、６に接
触しないように形成され、ｎ型ＧａＡｓ層６、６上には
Ａｕ−Ｎｉ−Ｇｅ合金からなるソース電極８、ドレイン
電極９が夫々形成されている。
【０００５】この図２に示したＦＥＴの階段状のリセス
５は従来はサイドウォール技術を用いて作成されてい
た。図３は階段状のリセスを作成する従来の工程を示す
要部断面模式図である。
５は従来はサイドウォール技術を用いて作成されてい
た。図３は階段状のリセスを作成する従来の工程を示す
要部断面模式図である。
【０００６】まず、図３（ａ）に示すように、ｎ型Ｇａ
Ａｓ層６の上にプラズマＣＶＤ（Chemical Vapor Depos
ition：化学的気相堆積）法によりＳｉＮ層３０を堆積
する。そしてレジスト３１を塗布し、フォトリソグラフ
ィ技術によってこのレジスト３１に第１の開口部３２を
形成する。
Ａｓ層６の上にプラズマＣＶＤ（Chemical Vapor Depos
ition：化学的気相堆積）法によりＳｉＮ層３０を堆積
する。そしてレジスト３１を塗布し、フォトリソグラフ
ィ技術によってこのレジスト３１に第１の開口部３２を
形成する。
【０００７】次に、図３（ｂ）に示すように、前記レジ
スト３１を介してこの第１の開口部３２と開口寸法が同
じになるように、ＳｉＮ層３０及びｎ型ＧａＡｓ層６を
このｎ型ＧａＡｓ層６の途中までＲＩＥ（Reactive Ion
Etching：反応性イオンエッチング）を行って第２の開
口部３３を有する溝３３ａを形成した後、レジスト３１
を除去する。
スト３１を介してこの第１の開口部３２と開口寸法が同
じになるように、ＳｉＮ層３０及びｎ型ＧａＡｓ層６を
このｎ型ＧａＡｓ層６の途中までＲＩＥ（Reactive Ion
Etching：反応性イオンエッチング）を行って第２の開
口部３３を有する溝３３ａを形成した後、レジスト３１
を除去する。
【０００８】その後、図３（ｃ）に示すようにＳｉＮ層
３０上及び溝３３ａで露出したｎ型ＧａＡｓ層６上の全
面にプラズマＣＶＤ法によりＳｉＯ2膜３４を堆積す
る。
３０上及び溝３３ａで露出したｎ型ＧａＡｓ層６上の全
面にプラズマＣＶＤ法によりＳｉＯ2膜３４を堆積す
る。
【０００９】続いて、図３（ｄ）に示すように溝３３ａ
の底部にあるｎ型ＧａＡｓ層６が露出するまで前記Ｓｉ
Ｏ2膜３４をＲＩＥで除去する。この工程で、溝３３ａ
の両側面にＳｉＯ2膜３４の一部が残余してなるサイド
ウォール３４ａ、３４ａが形成されて、第２の開口部３
３より開口寸法が小さい第３の開口部３５を有する溝３
５ａが形成される。
の底部にあるｎ型ＧａＡｓ層６が露出するまで前記Ｓｉ
Ｏ2膜３４をＲＩＥで除去する。この工程で、溝３３ａ
の両側面にＳｉＯ2膜３４の一部が残余してなるサイド
ウォール３４ａ、３４ａが形成されて、第２の開口部３
３より開口寸法が小さい第３の開口部３５を有する溝３
５ａが形成される。
【００１０】最後に、図３（ｅ）に示すように前記溝３
５ａの底部に露出してなるｎ型ＧａＡｓ層６をウェット
エッチングして、ｎ型ＡｌＧａＡｓ層４を露出させて第
４の開口部３６を有する溝３６ａを形成する。この結
果、ｎ型ＧａＡｓ層６に階段状のリセス３７が形成され
る。
５ａの底部に露出してなるｎ型ＧａＡｓ層６をウェット
エッチングして、ｎ型ＡｌＧａＡｓ層４を露出させて第
４の開口部３６を有する溝３６ａを形成する。この結
果、ｎ型ＧａＡｓ層６に階段状のリセス３７が形成され
る。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
ようなサイドウォール技術を用いた階段状のリセス構造
を作成する製造方法では、前記開口部３５の両側にサイ
ドウォール３４ａ、３４ａが残るので、前記寄生容量の
低減がまだ不十分であり、十分な利得が得られないとい
う問題があった。
ようなサイドウォール技術を用いた階段状のリセス構造
を作成する製造方法では、前記開口部３５の両側にサイ
ドウォール３４ａ、３４ａが残るので、前記寄生容量の
低減がまだ不十分であり、十分な利得が得られないとい
う問題があった。
【００１２】また、前記溝３５ａの底部に露出した前記
ｎ型ＧａＡｓ層６をエッチングしてｎ型ＡｌＧａＡｓ層
４を露出する工程において、エッチング制御が困難なウ
ェットエッチングを用いているので、この露出が不完全
になったり、ｎ型ＡｌＧａＡｓ層４がオーバーエッチン
グされることが起こる。露出が不完全な場合には、この
不完全な露出面とゲート電極との接触状態が悪いために
ゲート耐圧が低下し、又、ｎ型ＡｌＧａＡｓ層４がオー
バーエッチングされた場合には、ｎ型ＡｌＧａＡｓ層４
の層厚が減少し、Ｒｓが大きくなって所期の特性のＦＥ
Ｔを得られなくなるので、歩留まりが低くなるという問
題もあった。
ｎ型ＧａＡｓ層６をエッチングしてｎ型ＡｌＧａＡｓ層
４を露出する工程において、エッチング制御が困難なウ
ェットエッチングを用いているので、この露出が不完全
になったり、ｎ型ＡｌＧａＡｓ層４がオーバーエッチン
グされることが起こる。露出が不完全な場合には、この
不完全な露出面とゲート電極との接触状態が悪いために
ゲート耐圧が低下し、又、ｎ型ＡｌＧａＡｓ層４がオー
バーエッチングされた場合には、ｎ型ＡｌＧａＡｓ層４
の層厚が減少し、Ｒｓが大きくなって所期の特性のＦＥ
Ｔを得られなくなるので、歩留まりが低くなるという問
題もあった。
【００１３】本発明は斯る問題点に鑑みて成されたもの
であり、前記ゲート耐圧を高く、且つ前記寄生容量を少
なくして十分な利得が得られる歩留まりの高いＦＥＴの
製造方法を提供することを課題とする。
であり、前記ゲート耐圧を高く、且つ前記寄生容量を少
なくして十分な利得が得られる歩留まりの高いＦＥＴの
製造方法を提供することを課題とする。
【００１４】
【課題を解決するための手段】本発明に係るＦＥＴの製
造方法は、動作層上に形成されたキャップ層上に第１の
開口部を有するマスク層を作成する工程と、前記マスク
層を介した状態で前記キャップ層に等方性エッチングを
行って前記第１の開口部より大きい第２の開口部を有
し、且つ前記キャップ層の層厚より浅い溝を形成する工
程と、前記マスク層を介した状態で前記溝の底部に露出
した前記キャップ層を選択的異方性エッチングにより前
記動作層が完全に露出するまで除去して該キャップ層に
階段状のリセスを形成する工程と、前記マスク層を除去
した後に前記動作層上にゲート電極を形成し、又、前記
階段状のリセスにより離間された前記キャップ層上に夫
々ソース電極とドレイン電極を形成する工程と、を備え
てなることを特徴とする。
造方法は、動作層上に形成されたキャップ層上に第１の
開口部を有するマスク層を作成する工程と、前記マスク
層を介した状態で前記キャップ層に等方性エッチングを
行って前記第１の開口部より大きい第２の開口部を有
し、且つ前記キャップ層の層厚より浅い溝を形成する工
程と、前記マスク層を介した状態で前記溝の底部に露出
した前記キャップ層を選択的異方性エッチングにより前
記動作層が完全に露出するまで除去して該キャップ層に
階段状のリセスを形成する工程と、前記マスク層を除去
した後に前記動作層上にゲート電極を形成し、又、前記
階段状のリセスにより離間された前記キャップ層上に夫
々ソース電極とドレイン電極を形成する工程と、を備え
てなることを特徴とする。
【００１５】
【作用】本発明のＦＥＴの製造方法によれば、キャップ
層上に第１の開口部を有するマスク層を形成し、このマ
スク層を介して等方性エッチングを行ってキャップ層の
上部層に前記第１の開口部より大きい第２の開口部を有
する溝を形成し、続いて前記マスク層を介して選択的に
異方性エッチングを行って前記溝の底部の前記キャップ
層を動作層が完全に露出するまで除去し、該キャップ層
に階段状のリセスを形成しているので、ゲート電極作製
用のリセスの底面となる前記動作層はオーバーエッチン
グされることなく、その表面性が良好で、且つサイドウ
ォールが形成されない階段状のリセスを形成できる。
層上に第１の開口部を有するマスク層を形成し、このマ
スク層を介して等方性エッチングを行ってキャップ層の
上部層に前記第１の開口部より大きい第２の開口部を有
する溝を形成し、続いて前記マスク層を介して選択的に
異方性エッチングを行って前記溝の底部の前記キャップ
層を動作層が完全に露出するまで除去し、該キャップ層
に階段状のリセスを形成しているので、ゲート電極作製
用のリセスの底面となる前記動作層はオーバーエッチン
グされることなく、その表面性が良好で、且つサイドウ
ォールが形成されない階段状のリセスを形成できる。
【００１６】
【実施例】本発明の一実施例を図面を参照しつつ詳細に
説明する。図１は本実施例に係るＦＥＴの階段状のリセ
スの製造工程を示す断面模式図であり、図２と対応する
部分には同一符号を付し、その説明は省略する。
説明する。図１は本実施例に係るＦＥＴの階段状のリセ
スの製造工程を示す断面模式図であり、図２と対応する
部分には同一符号を付し、その説明は省略する。
【００１７】まず、図１（ａ）に示すように半絶縁性の
ＧａＡｓ基板１上に、ＧａＡｓ層２（層厚：約８０００
Å）、ＩｎＧａＡｓ層３（Ｉｎ組成比：０．２、層厚：
１００Å）、ｎ型ＡｌＧａＡｓ層４（Ａｌ組成比：０．
２２、ドープ濃度：２×１０ 18ｃｍ-3、層厚５００
Å）、ｎ型ＧａＡｓ層６（ドープ濃度：３×１０18ｃｍ
-3、層厚１０００Å）をこの順序でＭＢＥ（Molecular
Beam Epitaxy：分子線エピタキシー）法によりエピタキ
シャル成長させた後に、ｎ型ＧａＡｓ層６の上にプラズ
マＣＶＤ法によりＳｉＮ層１０を１０００Åの厚みに堆
積する。続いて、このＳｉＮ層１０の上にレジスト膜を
形成し、このレジスト膜をフォトリソグラフィー技術を
用いて所望の形状にパターン化してレジストマスク１１
を作成する。その後、レジストマスク１１をマスクとし
てｎ型ＧａＡｓ層６が露出するまでＲＩＥを行い、Ｓｉ
Ｎ層１０に第１の開口部１２（開口寸法：０．４μｍ）
を形成する。尚、このＲＩＥのエッチングガスとしてＣ
Ｆ4（気圧０．１Ｔｏｒｒ）を用いた。
ＧａＡｓ基板１上に、ＧａＡｓ層２（層厚：約８０００
Å）、ＩｎＧａＡｓ層３（Ｉｎ組成比：０．２、層厚：
１００Å）、ｎ型ＡｌＧａＡｓ層４（Ａｌ組成比：０．
２２、ドープ濃度：２×１０ 18ｃｍ-3、層厚５００
Å）、ｎ型ＧａＡｓ層６（ドープ濃度：３×１０18ｃｍ
-3、層厚１０００Å）をこの順序でＭＢＥ（Molecular
Beam Epitaxy：分子線エピタキシー）法によりエピタキ
シャル成長させた後に、ｎ型ＧａＡｓ層６の上にプラズ
マＣＶＤ法によりＳｉＮ層１０を１０００Åの厚みに堆
積する。続いて、このＳｉＮ層１０の上にレジスト膜を
形成し、このレジスト膜をフォトリソグラフィー技術を
用いて所望の形状にパターン化してレジストマスク１１
を作成する。その後、レジストマスク１１をマスクとし
てｎ型ＧａＡｓ層６が露出するまでＲＩＥを行い、Ｓｉ
Ｎ層１０に第１の開口部１２（開口寸法：０．４μｍ）
を形成する。尚、このＲＩＥのエッチングガスとしてＣ
Ｆ4（気圧０．１Ｔｏｒｒ）を用いた。
【００１８】次に、図１（ｂ）に示すようにレジストマ
スク１１とＳｉＮ層１０（マスク層）を介した状態で、
前記開口部１２から露出してなるｎ型ＧａＡｓ層６をこ
の層厚より浅く、例えば５００Åの深さに燐酸水と過酸
化水素水の混合液を用いてウェットエッチングして第２
の開口部１３（開口寸法：約０．７μｍ）を有する第１
の溝１３ａを形成する。ここで、斯る混合液はｎ型Ｇａ
Ａｓ層６に対して等方性エッチングを行うので、サイド
エッチングが行われて、開口部１３の開口寸法は開口部
１２の開口寸法よりも大きくなる。尚、酒石酸水と過酸
化水素水の混合液、又はクエン酸と過酸化水素水の混合
液等を用いても等方性エッチングが行われるので、上述
の燐酸系混合液に代えて用いることができる。
スク１１とＳｉＮ層１０（マスク層）を介した状態で、
前記開口部１２から露出してなるｎ型ＧａＡｓ層６をこ
の層厚より浅く、例えば５００Åの深さに燐酸水と過酸
化水素水の混合液を用いてウェットエッチングして第２
の開口部１３（開口寸法：約０．７μｍ）を有する第１
の溝１３ａを形成する。ここで、斯る混合液はｎ型Ｇａ
Ａｓ層６に対して等方性エッチングを行うので、サイド
エッチングが行われて、開口部１３の開口寸法は開口部
１２の開口寸法よりも大きくなる。尚、酒石酸水と過酸
化水素水の混合液、又はクエン酸と過酸化水素水の混合
液等を用いても等方性エッチングが行われるので、上述
の燐酸系混合液に代えて用いることができる。
【００１９】最後に、図１（ｃ）に示すように前記レジ
ストマスク１１とＳｉＮ層１０をマスクとして前記第１
の溝１３ａの底部に露出してなるｎ型ＧａＡｓ層６をこ
のｎ型ＧａＡｓ層６の垂直上方からのＲＩＥにより完全
に除去してｎ型ＡｌＧａＡｓ層４の表面を露出させて、
第３の開口部１４（開口寸法：約０．４μｍ）を有する
第２の溝１４ａを形成する。このＲＩＥでは所謂異方性
エッチングされるので、第３の開口部１４の開口寸法を
開口部１２の開口寸法とほぼ等しく形成できて、ｎ型Ｇ
ａＡｓ層６に階段状のリセス１５が形成されることにな
る。尚、このＲＩＥのエッチングガスとしてＣＣｌ2Ｆ2
とＨｅの混合ガス（混合比８５：１５、全圧０．１Ｔｏ
ｒｒ）を用いている。このエッチングガスを用いたＲＩ
Ｅでは、ｎ型ＧａＡｓ層６とｎ型ＡｌＧａＡｓ層４との
エッチング選択比（ｎ型ＧａＡｓ／ｎ型ＡｌＧａＡｓ）
は１００以上となる。従って、ｎ型ＡｌＧａＡｓ層４は
殆どエッチングされることなく、第１の溝１３ａの露出
したｎ型ＧａＡｓ層６を選択的に除去できるので、第２
の溝１４ａでのｎ型ＡｌＧａＡｓ層４の表面性と露出を
良好にすることができる。
ストマスク１１とＳｉＮ層１０をマスクとして前記第１
の溝１３ａの底部に露出してなるｎ型ＧａＡｓ層６をこ
のｎ型ＧａＡｓ層６の垂直上方からのＲＩＥにより完全
に除去してｎ型ＡｌＧａＡｓ層４の表面を露出させて、
第３の開口部１４（開口寸法：約０．４μｍ）を有する
第２の溝１４ａを形成する。このＲＩＥでは所謂異方性
エッチングされるので、第３の開口部１４の開口寸法を
開口部１２の開口寸法とほぼ等しく形成できて、ｎ型Ｇ
ａＡｓ層６に階段状のリセス１５が形成されることにな
る。尚、このＲＩＥのエッチングガスとしてＣＣｌ2Ｆ2
とＨｅの混合ガス（混合比８５：１５、全圧０．１Ｔｏ
ｒｒ）を用いている。このエッチングガスを用いたＲＩ
Ｅでは、ｎ型ＧａＡｓ層６とｎ型ＡｌＧａＡｓ層４との
エッチング選択比（ｎ型ＧａＡｓ／ｎ型ＡｌＧａＡｓ）
は１００以上となる。従って、ｎ型ＡｌＧａＡｓ層４は
殆どエッチングされることなく、第１の溝１３ａの露出
したｎ型ＧａＡｓ層６を選択的に除去できるので、第２
の溝１４ａでのｎ型ＡｌＧａＡｓ層４の表面性と露出を
良好にすることができる。
【００２０】斯る工程の後に前記ＳｉＮ層１０及びレジ
スト１１を除去し、図２に示すようなゲート電極７（ゲ
ート長：０．２μｍ、ゲート幅：２００μｍ）、ソース
電極８、ドレイン電極９を形成してＦＥＴとする。
スト１１を除去し、図２に示すようなゲート電極７（ゲ
ート長：０．２μｍ、ゲート幅：２００μｍ）、ソース
電極８、ドレイン電極９を形成してＦＥＴとする。
【００２１】表１に、本発明の製造方法を用いて作成し
た階段状のリセスを有するＦＥＴと、前述した従来のサ
イドウォール技術を用いて作成した階段状のリセスを有
するＦＥＴの特性をゲート電流を１０μＡとして測定し
た結果を示す。表１中、Ｖｒはゲート耐圧値、Ｉｄｓは
ドレイン電流値、Ｃｇｄはゲート−ドレイン間の寄生容
量値、Ｇａは入力信号周波数１２ＧＨｚにおける利得値
を夫々示している。
た階段状のリセスを有するＦＥＴと、前述した従来のサ
イドウォール技術を用いて作成した階段状のリセスを有
するＦＥＴの特性をゲート電流を１０μＡとして測定し
た結果を示す。表１中、Ｖｒはゲート耐圧値、Ｉｄｓは
ドレイン電流値、Ｃｇｄはゲート−ドレイン間の寄生容
量値、Ｇａは入力信号周波数１２ＧＨｚにおける利得値
を夫々示している。
【００２２】
【表１】
【００２３】表１から明らかなように、本実施例のＦＥ
Ｔでは従来のＦＥＴと比較して、ゲート耐圧が４Ｖから
８Ｖに向上し、又、ゲート−ドレイン間の寄生容量が３
０ｆＦから８ｆＦに低減されたことが判る。これにより
入力信号周波数１２ＧＨｚにおける利得が１０ｄＢから
１２ｄＢに増大している。また、素子間のドレイン電流
のバラツキも４０ｍＡから５ｍＡに小さくなっている。
Ｔでは従来のＦＥＴと比較して、ゲート耐圧が４Ｖから
８Ｖに向上し、又、ゲート−ドレイン間の寄生容量が３
０ｆＦから８ｆＦに低減されたことが判る。これにより
入力信号周波数１２ＧＨｚにおける利得が１０ｄＢから
１２ｄＢに増大している。また、素子間のドレイン電流
のバラツキも４０ｍＡから５ｍＡに小さくなっている。
【００２４】上述したように、マスク層たる前記ＳｉＮ
層１０を用いて等方性エッチングと選択的異方性エッチ
ングを行うことにより、リセスの底面に露出するｎ型Ａ
ｌＧａＡｓ層４の表面性を良好にできるので、ゲート耐
圧を高く、且つ歩留まりを向上させることができる。ま
た、斯る製造方法で形成した階段状のリセスはサイドウ
ォールが形成されないので、寄生容量を少なくでき、十
分な利得が得られるＦＥＴを得ることができる。
層１０を用いて等方性エッチングと選択的異方性エッチ
ングを行うことにより、リセスの底面に露出するｎ型Ａ
ｌＧａＡｓ層４の表面性を良好にできるので、ゲート耐
圧を高く、且つ歩留まりを向上させることができる。ま
た、斯る製造方法で形成した階段状のリセスはサイドウ
ォールが形成されないので、寄生容量を少なくでき、十
分な利得が得られるＦＥＴを得ることができる。
【００２５】尚、上述の実施例では、第１の開口部１２
を作成した後もレジストマスク１１を残して階段状のリ
セスの作成を行っているが、第１の開口部１２を作成し
た後はレジストマスク１１を適宜に除去しても勿論かま
わない。
を作成した後もレジストマスク１１を残して階段状のリ
セスの作成を行っているが、第１の開口部１２を作成し
た後はレジストマスク１１を適宜に除去しても勿論かま
わない。
【００２６】
【発明の効果】本発明のＦＥＴの製造方法によれば、キ
ャップ層上に第１の開口部を有するマスク層を形成し、
このマスク層を介して等方性エッチングと選択的異方性
エッチングを行うので、ゲート電極を作成するリセスの
底面の動作層をオーバーエッチングすることなく、露出
を完全にでき、底部の表面性が良好な階段状のリセスを
作成できるので、ゲート耐圧の高いＦＥＴを歩留まりを
良く得ることができる。また、サイドウォールが形成さ
れないので、寄生容量を少なくでき、十分な利得が得ら
れるＦＥＴを得ることができる。
ャップ層上に第１の開口部を有するマスク層を形成し、
このマスク層を介して等方性エッチングと選択的異方性
エッチングを行うので、ゲート電極を作成するリセスの
底面の動作層をオーバーエッチングすることなく、露出
を完全にでき、底部の表面性が良好な階段状のリセスを
作成できるので、ゲート耐圧の高いＦＥＴを歩留まりを
良く得ることができる。また、サイドウォールが形成さ
れないので、寄生容量を少なくでき、十分な利得が得ら
れるＦＥＴを得ることができる。
【図１】本発明に係る一実施例の製造方法を工程別に示
す断面模式図である。
す断面模式図である。
【図２】階段状のリセスを有するＦＥＴの構造を示す断
面模式図である。
面模式図である。
【図３】従来の階段状のリセスの製造方法を工程別に示
す要部断面模式図である。
す要部断面模式図である。
４ ｎ型ＡｌＧａＡｓ（動作層） ６ ｎ型ＧａＡｓ（キャップ層） ７ゲート電極 １０ ＳｉＮ層（マスク層） １１ レジストマスク（マスク層） １２ 第１の開口部 １３ 第２の開口部 １３ａ 溝 １４ 第３の開口部 １５ 階段状のリセス
Claims (1)
- 【請求項１】 動作層上に形成されたキャップ層上に第
１の開口部を有するマスク層を作成する工程と、前記マ
スク層を介した状態で前記キャップ層に等方性エッチン
グを行って前記第１の開口部より大きい第２の開口部を
有し、且つ前記キャップ層の層厚より浅い溝を形成する
工程と、前記マスク層を介した状態で前記溝の底部に露
出した前記キャップ層を選択的異方性エッチングにより
前記動作層が完全に露出するまで除去して該キャップ層
に階段状のリセスを形成する工程と、前記マスク層を除
去した後に前記動作層上にゲート電極を形成し、又、前
記階段状のリセスにより離間された前記キャップ層上に
夫々ソース電極とドレイン電極を形成する工程と、を備
えてなることを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9606093A JPH06310541A (ja) | 1993-04-22 | 1993-04-22 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9606093A JPH06310541A (ja) | 1993-04-22 | 1993-04-22 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310541A true JPH06310541A (ja) | 1994-11-04 |
Family
ID=14154902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9606093A Pending JPH06310541A (ja) | 1993-04-22 | 1993-04-22 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310541A (ja) |
-
1993
- 1993-04-22 JP JP9606093A patent/JPH06310541A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6573129B2 (en) | Gate electrode formation in double-recessed transistor by two-step etching | |
| US6797994B1 (en) | Double recessed transistor | |
| JP3534624B2 (ja) | 半導体装置の製造方法 | |
| EP1131849B1 (en) | Pseudomorphic high electron mobility transistors | |
| JP3147009B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| US6025613A (en) | Semiconductor device capable of reducing leak current and having excellent pinch-off characteristic and method of manufacturing the same | |
| US5231040A (en) | Method of making a field effect transistor | |
| JPH07231002A (ja) | 電界効果トランジスタの製造方法，及び電界効果トランジスタ | |
| JP2685026B2 (ja) | 電界効果トランジスタおよび製造方法 | |
| JP3109590B2 (ja) | 半導体装置の製造方法 | |
| JPH06168962A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH11177079A (ja) | 電界効果トランジスタ | |
| JPH06310541A (ja) | 電界効果トランジスタの製造方法 | |
| JP2000223504A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JPH10335638A (ja) | 高電子移動度トランジスタおよびその製造方法 | |
| JP3077653B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP2914429B2 (ja) | 半導体集積回路の製造方法 | |
| JPH05251471A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60251671A (ja) | 電界効果形トランジスタおよびその製造方法 | |
| JPH0817241B2 (ja) | 細線電界効果トランジスタ及びその製造方法 | |
| JPH0855861A (ja) | 電界効果トランジスタ、及びその製造方法 | |
| JPH0521473A (ja) | 電界効果トランジスタの製造方法 | |
| JPH065635A (ja) | ２次元電子ガス半導体装置の製造方法 | |
| JP2005051165A (ja) | Ｍｅｓｆｅｔおよびその製造方法 | |
| JPH1098056A (ja) | 電界効果トランジスタ，及びその製造方法 |