JPH06324942A - 並列計算機システム - Google Patents

Abstract

(57)【要約】 【目的】 システム全体としての処理を高速に行える並
列計算機システムを提供する。 【構成】 タグ領域を含む履歴データ付き共有メモリ１
は、各キャッシュメモリ２、７間のデータの整合性を保
つためのバス監視部３と、実行されるプログラムのメモ
リアクセスをトレースし、その結果であるアクセス順を
履歴データ付き共有メモリ１のタグ領域に格納し、その
アクセス順に従い、事前に履歴データ付き共有メモリ１
上のデータをキャッシュメモリ２に送るメモリアクセス
トレース部４と、を内蔵したキャッシュメモリ２を介し
て共有バス５に接続される。各ＣＰＵ６は、バス監視部
３を含むキャッシュメモリ７を介してに共有バス５に接
続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列計算機システム、
特にシステム全体の高速化を図る並列計算機システムに
関する。

【０００２】

【従来の技術】高橋：「並列処理機構（第５章 バス結
合型マルチプロセッサ）」丸善株式会社（１９８９年）
には従来の並列計算機システムの一例が記載されてお
り、図６は、この従来の並列計算機システムを示したブ
ロック図である。図６によれば、並列計算機システム
は、並列計算機システム内の主記憶装置である共有メモ
リ８と、ほぼ同様の機能を有する４個のＣＰＵ６と、共
有メモリ８と各ＣＰＵ６とを接続する共有バス５と、共
有バス５と各ＣＰＵ６との間に配置されたキャッシュメ
モリ７と、を備えている。各キャッシュメモリ７の内部
には、各キャッシュメモリ７間のデータの整合性を保つ
ためのバス監視部３が備えられている。

【０００３】次に動作について説明する。

【０００４】各ＣＰＵ６でメモリへのアクセス要求が発
生すると、まず各ＣＰＵ６に接続されている各キャッシ
ュメモリ７にその要求が送られる。各キャッシュメモリ
７内に要求対象のデータが存在すれば、各ＣＰＵ６は、
そのまま処理を続行するが、要求対象のデータが存在し
ない場合、共有バス５を通じて、共有メモリ８にそのデ
ータのアクセスの要求を出す（あるいは、他のキャッシ
ュメモリ７にその要求を出す場合もあるが、ここでは特
に扱わない。）。共有メモリ８からデータが読み出され
た後、そのデータを、要求したＣＰＵ６に対応するキャ
ッシュメモリ７に書き込み、そのＣＰＵ６では、そのま
ま処理を継続する。

【０００５】

【発明が解決しようとする課題】従来の並列計算機シス
テムは以上のように構成されているので、各ＣＰＵ６に
おけるキャッシュメモリ７のアクセスミスが生じた場合
（データが存在しない場合）、各ＣＰＵ６は、共有メモ
リ８へのアクセスを行わなければならず、その待ち時間
はＣＰＵ６内部の処理時間に比べ、非常に長く、全体と
しての処理速度を引き下げる大きな要因となっていた。

【０００６】本発明は、上記のような課題を解消するた
めになされたもので、システム全体としての処理を高速
に行える並列計算機システムを得ることを目的とする。

【０００７】

【課題を解決するための手段】以上の目的を達成するた
めに、本発明に係る並列計算機システムは、共有バスに
共有メモリと複数のＣＰＵとを結合させた並列計算機シ
ステムにおいて、前記共有バスと前記共有メモリの間に
前記共有メモリ上のデータの一部を格納して高速化を図
るキャッシュメモリを備え、前記各ＣＰＵから前記共有
メモリに対してアクセスが予想されるデータを予め前記
キャッシュメモリに格納しておくことを特徴とする。

【０００８】また、上記並列計算機システムにおいて、
前記共有メモリは、複数のブロックに分割されており、
その分割されたブロック単位にアクセスされる順番が格
納されるタグ領域を有し、前記キャッシュメモリは、プ
ログラムを予めトレースすることで前記タグ領域に格納
するアクセスの順番を求めるメモリアクセストレース手
段を有し、前記タグ領域に格納された情報を元に前記共
有メモリに対してアクセスが予想されるデータを得るこ
とを特徴とする。

【０００９】更に、上記並列計算機システムにおいて、
前記キャッシュメモリと前記各ＣＰＵとを接続し、前記
複数のＣＰＵからの論理アドレスによるアクセス要求を
前記共有メモリへ送る拡張アドレスバスを有し、前記各
ＣＰＵは、プリフェッチされる命令、オペランドよりも
更に前のオペランドデータの論理アドレスを事前に求め
る論理アドレス算出手段を有し、前記キャッシュメモリ
は、前記拡張アドレスバスを介して送られてくる論理ア
ドレスを物理アドレスに変換するアドレスデコーダを有
し、その変換された物理アドレスにより前記共有メモリ
に対してアクセスが予想されるデータを得ることを特徴
とする。

【００１０】更に、また他の発明によると、共有バスに
共有メモリと複数のＣＰＵとを結合させた並列計算機シ
ステムにおいて、前記共有バスと前記共有メモリの間に
前記共有メモリ上のデータの一部を格納して高速化を図
るキャッシュメモリを備え、前記各ＣＰＵから前記共有
メモリに対してアクセスが予想されるデータを予め前記
キャッシュメモリの一部に格納しておくことを特徴とす
る。

【００１１】

【作用】以上のような構成を有する本発明に係る並列計
算機システムによれば、メモリアクセストレース手段に
おいて、目的とするプログラムを事前に一度トレース
し、その共有メモリに対するトレースデータに基づい
て、上記共有メモリのタグ領域に各共有メモリ内のブロ
ック単位に共有メモリへのアクセス順を記録する。同一
のプログラムを実行する際には、その共有メモリのタグ
の情報を使用して、事前に共有メモリ上のデータをキャ
ッシュメモリに送ることにより、各ＣＰＵからの共有メ
モリへのアクセスを高速化することができる。

【００１２】また、他の発明に係る並列計算機システム
によれば、論理アドレス算出手段でのパイプライン処理
により先行的にプリフェッチが行われる命令、オペラン
ドよりも更に先の位置にある共有メモリに対するアクセ
スを事前に把握し、その論理アドレスを求める。拡張ア
ドレスバスにおいて、ＣＰＵ毎にアクセス要求を調停
し、一つに決め、調停された論理アドレスを、アドレス
デコーダにより物理アドレスに変換し、そのアドレスに
対応するデータを事前に共有メモリからキャッシュメモ
リに転送することにより、各ＣＰＵからの共有メモリへ
のアクセスを高速化することができる。

【００１３】更に、他の発明に係る並列計算機システム
によれば、各ＣＰＵから共有メモリに対してアクセスが
予想されるデータを予めキャッシュメモリの一部のみに
格納し、それ以外のところにアクセスがあったデータを
残しておくようにすることで、システム全体として高速
な処理を実現することができる。

【００１４】

【実施例】実施例１．以下、本発明における第一実施例
を図を用いて説明する。なお、従来例とほぼ同様の要素
には同一の符号を付け、説明を省略する。

【００１５】図１は本実施例における並列計算機システ
ムを示したブロック図である。図１において、１は任意
の大きさの複数のブロックに分割された履歴データ付き
共有メモリ、２は履歴データ付き共有メモリ１上のデー
タの一部を格納して高速化を図ると共にバス監視手段と
メモリアクセストレース手段を内蔵したキャッシュメモ
リ、３は各キャッシュメモリ２、７に内蔵され、各キャ
ッシュメモリ２、７間のデータの整合性を保つためのバ
ス監視部、４はキャッシュメモリ２に内蔵され、実行さ
れるプログラムのメモリアクセスをトレースでき、か
つ、その結果を図２に示す履歴データ付き共有メモリ１
のタグ領域９に格納でき、更に、同一のプログラムを実
行する際には、その履歴データ付き共有メモリ１のタグ
の情報を使用して、事前に履歴データ付き共有メモリ１
上のデータをキャッシュメモリ２に送ることの制御が可
能なメモリアクセストレース部である。なお、図２には
履歴データ付き共有メモリ１の内部表現例が示されてい
るが、この履歴データ付き共有メモリ１の内部構成及び
表現例に関しては後述する。

【００１６】以下、本実施例の動作の詳細な説明を行
う。

【００１７】本実施例における並列計算機システムは、
キャッシュメモリ２に存在するメモリアクセストレース
部４を使用して、以下の動作を行う。

【００１８】１． 目的とするプログラムを事前に一度
実行（トレース）する。

【００１９】２． １．の結果、履歴データ付き共有メ
モリ１に対するトレースデータとして得られるアクセス
順を、履歴データ付き共有メモリ１のタグ領域９に、事
前に定められた大きさで分割されたブロック毎に履歴デ
ータ付き共有メモリ１へのアクセス順を記録する。

【００２０】３． 次に１．と同一のプログラムを実行
する際には、その履歴データ付き共有メモリ１のタグの
情報を使用して、事前に履歴データ付き共有メモリ１上
のデータをキャッシュメモリ２に送る。

【００２１】例えば、図２に示された履歴データ付き共
有メモリ１は、各アドレスに対応してデータとタグが付
けられており、任意の大きさの複数のブロックに分割さ
れている。図２における内部表現例においては、ブロッ
ク１は、アドレス１０００からアドレス１０９９の１０
０ワードに対応している。ここで、“Ｘ”で示されるタ
グは、事前のプログラム実行により、アクセスが生じな
かったことを、それ以外の番号がついているものは、各
ブロック内で、そのデータにアクセスが生じた順番を示
す。事前に一度プログラムを実行した場合、図２によれ
ば、アドレス１００１、アドレス１０９９、アドレス１
００２の順でブロック１の範囲にアクセスが生じたこと
になる。そのため、再度プログラムを実行し、アドレス
１００１にアクセスが生じた場合には、履歴データ付き
共有メモリ１から順にそのアクセス順に従って、データ
をキャッシュメモリ２へ送出する。ここで、すでにアド
レス１０９９、アドレス１００２へのアクセスが生じる
ことは、事前にわかっているため、ＣＰＵ６からのアク
セス要求により、先に該データをキャッシュメモリ２に
送っておくことができ、通常、時間のかかるメモリアク
セスが高速化される。

【００２２】ただし、事前に送るデータは、各ブロック
内のデータに限定する。これは、膨大なデータをキャッ
シュメモリ２に送ると、先に送出した有効なデータが使
用される以前に取り除かれてしまうおそれがあるためで
ある。そのため、ブロック１内のタグ領域９に番号で示
されるデータをすべて送出し終った後では、その機能を
中止する。その後、履歴データ付き共有メモリ１へのア
クセスが他のブロックに移ったところで、再度、そのブ
ロックに対する同様の処理を開始する。例えば、アドレ
ス１１０２へのアクセスが生じた場合には、引続き、ブ
ロック２内のデータに対して、処理を継続する。

【００２３】キャッシュメモリ２にも、他のキャッシュ
メモリ７と同様にバス監視部３を備える理由は、以下の
通りである。すなわち、本来、このバス監視部３は、各
キャッシュメモリ７間でのデータの不整合が生じた場合
に、それを監視し、整合をとるものであるが、キャッシ
ュメモリ２についても、履歴データ付き共有メモリ１か
ら新たに読み出されたデータが格納されており、この内
部データがキャッシュメモリ７に、すでに読み込まれて
いる場合も考えられ、この場合に、これらのデータ間の
整合をとる必要があるためである。

【００２４】実施例２．以下、本発明における第二実施
例を図を用いて説明する。なお、従来例あるいは第一実
施例とほぼ同様の要素には同一の符号を付け、説明を省
略する。

【００２５】図３は本実施例における並列計算機システ
ムを示したブロック図である。図３において、１２は４
個のＣＰＵであり、プリフェッチされる命令、オペラン
ドよりも更に前のオペランドデータの論理アドレスを事
前に求める論理アドレス算出部１５をそれぞれ有する。
１３は共有メモリ８上のデータの一部を格納して高速化
を図ると共にバス監視部３と後述するアドレスデコーダ
１０を含んだキャッシュメモリ、１０は後述する拡張ア
ドレスバス１１を介して送られてくる論理アドレスを物
理アドレスに変換するアドレスデコーダ、１１はキャッ
シュメモリ１３と各ＣＰＵ１２とを接続し、各ＣＰＵ１
２から事前に把握されたメモリへの論理アドレスによる
アクセス要求を調停し、一つに決めることのできる調停
機能を所有する拡張アドレスバスである。

【００２６】以下、本実施例の動作の詳細な説明を行
う。

【００２７】各ＣＰＵ１２内では、通常、パイプライン
処理により、現在実行している命令より先行的に数命令
先の命令のフェッチ、その命令実行に必要なオペランド
のフェッチなどが行われる。本実施例における論理アド
レス算出部１５では、これらのいわゆるプリフェッチさ
れる命令、オペランドよりも更に先にアクセスが生じる
であろうオペランドデータに対して、その論理アドレス
を事前に求めておき、これを各ＣＰＵ１２から送り出
す。拡張アドレスバス１１において、各ＣＰＵ１２から
の論理アドレス、すなわち個々のアクセス要求を調停
し、アドレスデコーダ１０に送る一つのアクセス要求を
決める。アドレスデコーダ１０は、調停された結果一つ
に決められた論理アドレスを物理アドレスに変換し、そ
の物理アドレスを共有メモリ８に送ることで事前にアク
セスを行う。物理アドレスに記憶されているデータは、
キャッシュメモリ１３に送り、格納しておく。これによ
り、将来的にどこかのＣＰＵ１２でメモリアクセスが生
じた場合に、すでに、そのデータはキャッシュメモリ１
３に格納されているため、共有メモリ８へのアクセスを
待つ必要がなく、処理の高速化が図られる。

【００２８】問題点として、プログラム上、事前のメモ
リアクセスに対する論理アドレスが、即値等で表れてお
らず、インデックスレジスタ等の値を使用して、計算す
る場合が考えられる。この場合には、プログラムの見直
しにより、事前にそれらのインデックスレジスタ等の値
がわかるようにしておく必要がある。

【００２９】実施例３．以下、本発明における第三実施
例を図を用いて説明する。なお、従来例あるいは第一実
施例とほぼ同様の要素には同一の符号を付け、説明を省
略する。

【００３０】図４は本実施例における並列計算機システ
ムを示したブロック図である。図４において、１４は履
歴データ付き共有メモリ１上のデータの一部を格納して
高速化を図ると共にバス監視部３とメモリアクセストレ
ース部４を内蔵したキャッシュメモリであり、その他の
構成要素は第一実施例とほぼ同様である。図５は、図４
におけるキャッシュメモリ１４を２分割して使用する例
が示されている。

【００３１】本実施例において特徴的なことは、キャッ
シュメモリ１４の一部のみに各ＣＰＵ６から履歴データ
付き共有メモリ１に対してアクセスが予想されるデータ
を予めキャッシュメモリ１４の一部に格納しておくこと
である。すなわち、本実施例においては、キャッシュメ
モリ１４の内部を２つに分割し、一方には、第一実施例
に記載した動作を行い予想されるデータを格納し、他方
には、通常のキャッシュメモリと同様に、履歴データ付
き共有メモリ１へのアクセスがあったデータを格納して
おくように設定することである。

【００３２】以下、本実施例の動作の詳細な説明を行
う。

【００３３】図５のキャッシュメモリ１４では、図５に
示すように、内部のキャッシュメモリを２分割し、一方
には、第一実施例に記載した動作を行い予想されるデー
タを格納するように設定し、他方には、通常のキャッシ
ュメモリと同様に、履歴データ付き共有メモリ１へのア
クセスがあったデータを残しておくように設定する。す
なわち、履歴データ付き共有メモリ１へのアクセスが予
想されるデータは、第一実施例で示したように、事前に
一度プログラムを実行しておき、その結果に基づいてキ
ャッシュメモリ１４の一方に格納される。これにより、
そのデータへのアクセスが生じた場合には、各ＣＰＵ６
からのアクセス要求により高速なアクセスが実現され
る。

【００３４】ところで、並列計算機の場合には、一度、
各ＣＰＵ６のキャッシュメモリ７に読み出されたデータ
でも、２個以上のＣＰＵ６によって共有され、一方のキ
ャッシュメモリ７で、書き込みの更新が行われたため
に、他方のキャッシュメモリ７で、データの無効化が生
じる場合がある（もちろん、これは、無効化方式のもの
を扱うこととする。）。この種のデータは、すでに、読
み出されているが、無効化、リプレイスメントなどによ
り、キャッシュメモリ７から消失し、メモリに書き戻さ
れてしまうこともある。従って、この場合には、上記の
ようにキャッシュメモリ１４のもう一方を通常の形態で
使用されるように設定しておくことにより、一度読み出
されたデータは、ここを参照することにより高速なアク
セスが可能となる。

【００３５】このように、キャッシュメモリ１４を二つ
に分割して異なる機能で使用することにより、両者の利
点を生かした形で使用でき、処理の高速化が図れる。

【００３６】なお、今回は４個のＣＰＵ６、あるいは４
個のＣＰＵ１２からなる例で示しているが、本実施例
は、特に、これを限定するものではなく、任意のＣＰＵ
個数からなる並列計算機システムにおいて使用できる。

【００３７】

【発明の効果】以上のように、本発明によれば、事前に
プログラムをトレースすることで共有メモリへのアクセ
ス順を求め、このアクセス順に従い予めキャッシュメモ
リにデータを格納しておくことで、各ＣＰＵからの共有
メモリへのアクセスを高速化することが可能となる。

【００３８】また、各ＣＰＵでプリフェッチされる命
令、オペランドよりも更に前のオペランドデータの論理
アドレスを事前に求めておき、この論理アドレスに対応
する共有メモリ内のデータを予めキャッシュメモリに格
納しておくことで、各ＣＰＵからの共有メモリへのアク
セスを高速化することが可能となる。

【００３９】更に、アクセスが予想されるデータを予め
キャッシュメモリの一部（一方）に格納し、残りの領域
（他方）に共有メモリへのアクセスがあったデータを残
しておくようにすることで、これからアクセスされるで
あろうデータと再度アクセスれるであろうデータの両者
をキャッシュメモリに格納しておくことができる。

【図面の簡単な説明】

【図１】本発明における並列計算機システムの第一実施
例を示すブロック図である。

【図２】第一実施例における履歴データ付き共有メモリ
の内部表現例である。

【図３】本発明における並列計算機システムの第二実施
例を示すブロック図である。

【図４】本発明における並列計算機システムの第三実施
例を示すブロック図である。

【図５】第三実施例におけるキャッシュメモリの分割さ
れた内容を示す図である。

【図６】従来例の並列計算機システムを示すブロック図
である。

【符号の説明】

１ 履歴データ付き共有メモリ ２、７、１４ キャッシュメモリ ３ バス監視部 ４ メモリアクセストレース部 ５ 共有バス ６、１２ ＣＰＵ ８ 共有メモリ ９ タグ領域 １０ アドレスデコーダ １１ 拡張アドレスバス １５ 論理アドレス算出部

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【手続補正書】

【提出日】平成５年７月２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】更に、また他の発明によると、共有バスに
共有メモリと複数のＣＰＵとを結合させた並列計算機シ
ステムにおいて、前記共有バスと前記共有メモリの間に
前記共有メモリ上のデータの一部を格納して高速化を図
るキャッシュメモリを備え、前記共有メモリは、複数の
ブロックに分割されており、その分割されたブロック単
位にアクセスされる順番が格納されるタグ領域を有し、
前記キャッシュメモリは、プログラムを予めトレースす
ることで前記タグ領域に格納するアクセスの順番を求め
るメモリアクセストレース手段を有し、前記キャッシュ
メモリの一部に前記各ＣＰＵから前記共有メモリに対し
てアクセスが予想されるデ−タを予め格納し、前記キャ
ッシュメモリの残りの部分にすでにアクセスのあったデ
ータを格納しておくことを特徴とする。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 共有バスに共有メモリと複数のＣＰＵと
   を結合させた並列計算機システムにおいて、 前記共有バスと前記共有メモリの間に前記共有メモリ上
   のデータの一部を格納して高速化を図るキャッシュメモ
   リを備え、 前記各ＣＰＵから前記共有メモリに対してアクセスが予
   想されるデータを予め前記キャッシュメモリに格納して
   おくことを特徴とする並列計算機システム。
2. 【請求項２】 請求項１記載の並列計算機システムにお
   いて、 前記共有メモリは、 複数のブロックに分割されており、 その分割されたブロック単位にアクセスされる順番が格
   納されるタグ領域を有し、 前記キャッシュメモリは、プログラムを予めトレースす
   ることで前記タグ領域に格納するアクセスの順番を求め
   るメモリアクセストレース手段を有し、 前記タグ領域に格納された情報を元に前記共有メモリに
   対してアクセスが予想されるデータを得ることを特徴と
   する並列計算機システム。
3. 【請求項３】 請求項１記載の並列計算機システムにお
   いて、 前記キャッシュメモリと前記各ＣＰＵとを接続し、前記
   複数のＣＰＵからの論理アドレスによるアクセス要求を
   前記共有メモリへ送る拡張アドレスバスを有し、 前記各ＣＰＵは、プリフェッチされる命令、オペランド
   よりも更に前のオペランドデータの論理アドレスを事前
   に求める論理アドレス算出手段を有し、 前記キャッシュメモリは、前記拡張アドレスバスを介し
   て送られてくる論理アドレスを物理アドレスに変換する
   アドレスデコーダを有し、 その変換された物理アドレスにより前記共有メモリに対
   してアクセスが予想されるデータを得ることを特徴とす
   る並列計算機システム。
4. 【請求項４】 共有バスに共有メモリと複数のＣＰＵと
   を結合させた並列計算機システムにおいて、 前記共有バスと前記共有メモリの間に前記共有メモリ上
   のデータの一部を格納して高速化を図るキャッシュメモ
   リを備え、 前記各ＣＰＵから前記共有メモリに対してアクセスが予
   想されるデータを予め前記キャッシュメモリの一部に格
   納しておくことを特徴とする並列計算機システム。