JPH0195558A - Ｌｄｄ構造のｍｉｓ形トランジスタの製造方法 - Google Patents
Ｌｄｄ構造のｍｉｓ形トランジスタの製造方法Info
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- JPH0195558A JPH0195558A JP25293687A JP25293687A JPH0195558A JP H0195558 A JPH0195558 A JP H0195558A JP 25293687 A JP25293687 A JP 25293687A JP 25293687 A JP25293687 A JP 25293687A JP H0195558 A JPH0195558 A JP H0195558A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＬＤＤ （ライト・ドープド・ドレイン）構造
のＭＩＳ （金属−絶縁膜一半導体）形トランジスタの
製造方法に関するものである。
のＭＩＳ （金属−絶縁膜一半導体）形トランジスタの
製造方法に関するものである。
従来の技術
ＭＩＳ形トランジスタの微細化技術が進むにつれ、ドレ
イン領域のゲート電極近傍での高電界によるホットエレ
クトロン現象の発生が顕著となってきた。これを抑制す
るためにＬＤＤ構造と呼ばれるＭＩＳ形トランジスタが
形成されている。
イン領域のゲート電極近傍での高電界によるホットエレ
クトロン現象の発生が顕著となってきた。これを抑制す
るためにＬＤＤ構造と呼ばれるＭＩＳ形トランジスタが
形成されている。
以下に従来のＭＩＳ形の一種であるＬＤＤ構造のＭＯ３
形トランジスタの製造方法について第２図の工程断面図
を参照して説明する。
形トランジスタの製造方法について第２図の工程断面図
を参照して説明する。
まず、ρ形シリコン基板１の上に酸化シリコン膜からな
るゲート酸化膜２とポリシリコン膜からなるゲート電極
３を順次積層する（第２図ａ）。
るゲート酸化膜２とポリシリコン膜からなるゲート電極
３を順次積層する（第２図ａ）。
次に、ゲート電極３をマスクにして燐イオン４をドーズ
量を少なくして注入し、低不純物濃度のソース領域５と
ドレイン領域６を形成する（第２図ｂ）。続いてシリコ
ン基板１０表面に酸化シリコン膜７を形成する（第２図
Ｃ）。次に、異方性ドライエツチングを行いゲート電極
３の側面にスペーサ８となる部分を残して酸化シリコン
膜７を除去する（第２図ｄ）。この後、ゲート電極３と
スペーサ８をマスクとして砒素イオン９をドーズ量を多
くして注入し、高不純物濃度のソース領域１゜とドレイ
ン領域１１を形成する（第２図ｅ）。
量を少なくして注入し、低不純物濃度のソース領域５と
ドレイン領域６を形成する（第２図ｂ）。続いてシリコ
ン基板１０表面に酸化シリコン膜７を形成する（第２図
Ｃ）。次に、異方性ドライエツチングを行いゲート電極
３の側面にスペーサ８となる部分を残して酸化シリコン
膜７を除去する（第２図ｄ）。この後、ゲート電極３と
スペーサ８をマスクとして砒素イオン９をドーズ量を多
くして注入し、高不純物濃度のソース領域１゜とドレイ
ン領域１１を形成する（第２図ｅ）。
以上の工程によりドレイン領域のゲート電極３近傍では
低不純物濃度のドレイン領域６が形成されるため高電界
にならない。
低不純物濃度のドレイン領域６が形成されるため高電界
にならない。
・発明が解決しようとする問題点
しかしながら上記従来の製造方法ではゲート電極３を露
出した状態でイオン注入するためゲート電極３を形成し
ているポリシリコン膜のグレイン中のチャネリングによ
り注入された燐あるいは砒素イオンがゲート酸化膜２を
突き抜けてチャンネル領域にｎ形層を形成する。その結
果トランジスタ特性が不安定になるという問題点を有し
ていた。
出した状態でイオン注入するためゲート電極３を形成し
ているポリシリコン膜のグレイン中のチャネリングによ
り注入された燐あるいは砒素イオンがゲート酸化膜２を
突き抜けてチャンネル領域にｎ形層を形成する。その結
果トランジスタ特性が不安定になるという問題点を有し
ていた。
例えば、第３図に示すように、ゲート電圧（Ｖｏ）とド
レイン電流（Ｉｏ）の特性を調べるとドレイン電圧（Ｖ
ｏ）が５ｖのとき、ソースとドレインを交換すると、ゲ
ート電圧が低い領域で図示するように、Ａの曲線とＢの
曲線に分かれて、対称性を示さなくなり変動がみられる
。なお、第３図は横軸がゲート電圧（Ｖａ）で縦軸がｔ
ａｇ（Ｉｎ）である。また、ソース電圧はＯｖで基板電
圧は一２Ｖのときの実験結果である。
レイン電流（Ｉｏ）の特性を調べるとドレイン電圧（Ｖ
ｏ）が５ｖのとき、ソースとドレインを交換すると、ゲ
ート電圧が低い領域で図示するように、Ａの曲線とＢの
曲線に分かれて、対称性を示さなくなり変動がみられる
。なお、第３図は横軸がゲート電圧（Ｖａ）で縦軸がｔ
ａｇ（Ｉｎ）である。また、ソース電圧はＯｖで基板電
圧は一２Ｖのときの実験結果である。
本発明は上記従来の問題点を解決するもので、ゲート電
極のグレイン中のチャネリングによるイオン注入時にチ
ャンネル領域にｎ形の拡散層が形成されるのを防止する
ＬＤＤ構造のＭＩＳ形トランジスタの製造方法を提供す
ることを目的とするものである。
極のグレイン中のチャネリングによるイオン注入時にチ
ャンネル領域にｎ形の拡散層が形成されるのを防止する
ＬＤＤ構造のＭＩＳ形トランジスタの製造方法を提供す
ることを目的とするものである。
゛問題点を解決するための手段
本発明のＬＤＤ構造のＭＩＳ形トランジスタの製造方法
は一導電形の半導体基板の上にゲート絶縁膜とゲート電
極を順次積層する工程と、少な（とも前記ゲート電極の
上に薄い第１の絶縁膜を形成する工程と、前記半導体基
板とは逆導電形の不純物をイオン注入して低不純物濃度
のソース領域とドレイン領域を形成する工程と、前記半
導体基板の表面に第２の絶縁膜を形成する工程と、異方
性ドライエツチングを行い前記第１の絶縁膜を少なくと
も前記ゲート電極の上に、また前記第２の絶縁膜を前記
ゲート電極の側面部分に残して前記第２の絶縁膜を除去
する工程と、前記半導体基板とは逆導電形の不純物をイ
オン注入して高不純物濃度のソース領域とドレイン領域
を形成する工程とを備えたものである。
は一導電形の半導体基板の上にゲート絶縁膜とゲート電
極を順次積層する工程と、少な（とも前記ゲート電極の
上に薄い第１の絶縁膜を形成する工程と、前記半導体基
板とは逆導電形の不純物をイオン注入して低不純物濃度
のソース領域とドレイン領域を形成する工程と、前記半
導体基板の表面に第２の絶縁膜を形成する工程と、異方
性ドライエツチングを行い前記第１の絶縁膜を少なくと
も前記ゲート電極の上に、また前記第２の絶縁膜を前記
ゲート電極の側面部分に残して前記第２の絶縁膜を除去
する工程と、前記半導体基板とは逆導電形の不純物をイ
オン注入して高不純物濃度のソース領域とドレイン領域
を形成する工程とを備えたものである。
作用
本発明のＬＤＤ構造のＭＩＳ形トランジスタの製造方法
によれば、ゲート電極上に形成された薄い絶縁膜により
、これがイオン注入時にマスク効果となり、不純物イオ
ンがゲート酸化膜を突き抜けて、チャンネル領域に半導
体基板とは逆導電形の拡散層が形成されることを防ぐこ
とができる。
によれば、ゲート電極上に形成された薄い絶縁膜により
、これがイオン注入時にマスク効果となり、不純物イオ
ンがゲート酸化膜を突き抜けて、チャンネル領域に半導
体基板とは逆導電形の拡散層が形成されることを防ぐこ
とができる。
実施例
本発明のＬＤＤ構造のＭＯ８形トランジスタの製造方法
の一実施例について、第１図に示した工程断面図を参照
しながら説明する。
の一実施例について、第１図に示した工程断面図を参照
しながら説明する。
まず、ｐ形シリコン基板１の上に酸化シリコン膜とポリ
シリコン膜を順次積層し、写真食刻法によりゲート酸化
膜２とゲート電極３を形成する（第１図ａ）。次に、１
０００℃以下の温度で酸化し、シリコン基板１とゲート
電極３の表面に薄い酸化シリコン膜１２を形成する。こ
のとき、ゲート電極３の上の酸化レートが１に対してシ
リコン基板１の上の酸化レートが１以下になる条件でゲ
ート電極３の上に４００Ａから５００Ａの厚さの酸化シ
リコン膜１２を形成する（第１図ｂ）。
シリコン膜を順次積層し、写真食刻法によりゲート酸化
膜２とゲート電極３を形成する（第１図ａ）。次に、１
０００℃以下の温度で酸化し、シリコン基板１とゲート
電極３の表面に薄い酸化シリコン膜１２を形成する。こ
のとき、ゲート電極３の上の酸化レートが１に対してシ
リコン基板１の上の酸化レートが１以下になる条件でゲ
ート電極３の上に４００Ａから５００Ａの厚さの酸化シ
リコン膜１２を形成する（第１図ｂ）。
次に、イオン注入法により燐イオン４を加速電圧６０Ｋ
ｅＶ、ドーズ量が１０ ”〜１０ ”ａｔｏｍ／ ａｎ
ｔの条件で打ち込んで低不純物濃度のソース領域５とド
しイン領域６を形成する（第１図Ｃ）。続いて、シリコ
ン基板１を酸化して、シリコン酸化膜１２の上に、厚さ
が４０００Ａ 〜６０００Ａ（７）酸化シリコン膜７を
形成する（第１図ｄ）。この後、異方性ドライエツチン
グを行い、ゲート電極３の側面にスペーサ８となる部分
を残して酸化シリコン膜７を除去する。このとき、酸化
シリコン膜１２は少な（ともゲート電極３の上に残るよ
うにする（第１図ｅ）。さらにイオン注入法により砒素
イオン９を加速電圧４０ＫｅＶ、ドーズ量が１０ ”
〜１０１６ａｔｏｍ／ ｃｄの条件で打ち込み、高不純
物濃度のソース領域１０とドレイン領域１１を形成する
（第１図ｆ）。
ｅＶ、ドーズ量が１０ ”〜１０ ”ａｔｏｍ／ ａｎ
ｔの条件で打ち込んで低不純物濃度のソース領域５とド
しイン領域６を形成する（第１図Ｃ）。続いて、シリコ
ン基板１を酸化して、シリコン酸化膜１２の上に、厚さ
が４０００Ａ 〜６０００Ａ（７）酸化シリコン膜７を
形成する（第１図ｄ）。この後、異方性ドライエツチン
グを行い、ゲート電極３の側面にスペーサ８となる部分
を残して酸化シリコン膜７を除去する。このとき、酸化
シリコン膜１２は少な（ともゲート電極３の上に残るよ
うにする（第１図ｅ）。さらにイオン注入法により砒素
イオン９を加速電圧４０ＫｅＶ、ドーズ量が１０ ”
〜１０１６ａｔｏｍ／ ｃｄの条件で打ち込み、高不純
物濃度のソース領域１０とドレイン領域１１を形成する
（第１図ｆ）。
以上の工程により、燐および砒素をイオン注入するとき
、ゲート電極の上に形成された薄い酸化シリコン膜１２
がマスクとなるため、イオンがゲート酸化膜２を突き抜
はチャンネル領域にｎ形の拡散層を形成する事を防ぐこ
とができる。
、ゲート電極の上に形成された薄い酸化シリコン膜１２
がマスクとなるため、イオンがゲート酸化膜２を突き抜
はチャンネル領域にｎ形の拡散層を形成する事を防ぐこ
とができる。
このため、ゲート電圧（Ｖａ）とドレイン電流（Ｉｏ）
の特性は、ゲート電圧が低い領域でも、ソースとドレイ
ンを交換しても第３図のＢのような曲線となり対称性を
損なうことがなくなり変動はおこらない。
の特性は、ゲート電圧が低い領域でも、ソースとドレイ
ンを交換しても第３図のＢのような曲線となり対称性を
損なうことがなくなり変動はおこらない。
なお、本実施例では、１０００℃以下の温度でゲート電
極を形成しているポリシリコン膜を酸化して薄い酸化シ
リコン膜を形成し、この酸化シリコン膜をマスクにして
イオン注入を行ったが、このマスクは粒径の小さい物な
ら酸化シリコン膜に限らず窒化シリコン膜やその他の絶
縁膜でもよい。
極を形成しているポリシリコン膜を酸化して薄い酸化シ
リコン膜を形成し、この酸化シリコン膜をマスクにして
イオン注入を行ったが、このマスクは粒径の小さい物な
ら酸化シリコン膜に限らず窒化シリコン膜やその他の絶
縁膜でもよい。
また、本実施例では、ゲート電極の材料としてポリシリ
コンを使用したが、これに限定するものではなく、モリ
ブデンやタングステン等の高融点金属やそれらのシリサ
イド等の電極材料を用いても良い。
コンを使用したが、これに限定するものではなく、モリ
ブデンやタングステン等の高融点金属やそれらのシリサ
イド等の電極材料を用いても良い。
発明の効果
本発明のＬＤＤ構造のＭＩＳ形トランジスタによれば、
ゲート電極の上に形成された薄い絶縁膜が、イオン注入
時にマスクとなるため、イオンがゲート絶縁膜を突き抜
けてチャンネル領域に拡散層”＋形成することを防ぐこ
とができる。これにより、トランジスタ特性が不安定に
なることを防止することができる。またスペーサ形成用
の酸化シリコン膜の形成時間をイオン注入用マスクのた
めの酸化シリコン膜がゲート電極の側面に形成されてい
るため少な（することができる。
ゲート電極の上に形成された薄い絶縁膜が、イオン注入
時にマスクとなるため、イオンがゲート絶縁膜を突き抜
けてチャンネル領域に拡散層”＋形成することを防ぐこ
とができる。これにより、トランジスタ特性が不安定に
なることを防止することができる。またスペーサ形成用
の酸化シリコン膜の形成時間をイオン注入用マスクのた
めの酸化シリコン膜がゲート電極の側面に形成されてい
るため少な（することができる。
第１図は本発明のＬＤＤ構造のＭＯ３形トランジスタの
製造方法の実施例を示す工程断面図、第２図は従来のＬ
ＤＤ構造のＭＯ８形トランジスタの製造方法を示す工程
断面図、第３図はゲート電圧（Ｖｏ）とドレイン電流（
ＩＤ）の特性を示すグラフである。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ゲート電極、４・・・・・・燐イ
オン、５・・・・・・低不純物濃度のソース領域、６・
・・・・・低不純物濃度のドレイン領域、７，１２・・
・・・・酸化シリコン膜、８・・・・・・スペーサ、９
・・・・・・砒素イオン、１０・・・・・・高不純物濃
度のソース領域、１１・・・・・・高不純物濃度のドレ
イン領域。 代理人の氏名 弁理士 中尾敏男 ほか１名３− ゲー
ト電千阪 第２図 第３図
製造方法の実施例を示す工程断面図、第２図は従来のＬ
ＤＤ構造のＭＯ８形トランジスタの製造方法を示す工程
断面図、第３図はゲート電圧（Ｖｏ）とドレイン電流（
ＩＤ）の特性を示すグラフである。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ゲート電極、４・・・・・・燐イ
オン、５・・・・・・低不純物濃度のソース領域、６・
・・・・・低不純物濃度のドレイン領域、７，１２・・
・・・・酸化シリコン膜、８・・・・・・スペーサ、９
・・・・・・砒素イオン、１０・・・・・・高不純物濃
度のソース領域、１１・・・・・・高不純物濃度のドレ
イン領域。 代理人の氏名 弁理士 中尾敏男 ほか１名３− ゲー
ト電千阪 第２図 第３図
Claims (1)
- 一導電形の半導体基板の上にゲート絶縁膜とゲート電
極を順次積層する工程と、少なくとも前記ゲート電極の
上に薄い第１の絶縁膜を形成する工程と、前記半導体基
板とは逆導電形の不純物をイオン注入して低不純物濃度
のソース領域とドレイン領域を形成する工程と、前記半
導体基板の表面に第２の絶縁膜を形成する工程と、異方
性ドライエッチングを行い前記第１の絶縁膜を少なくと
も前記ゲート電極の上に、また前記第２の絶縁膜を前記
ゲート電極の側面部分に残して前記第２の絶縁膜を除去
する工程と、前記半導体基板とは逆導電形の不純物をイ
オン注入して高不純物濃度のソース領域とドレイン領域
を形成する工程とを備えたことを特徴とするＬＤＤ構造
のＭＩＳ形トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25293687A JPH0195558A (ja) | 1987-10-07 | 1987-10-07 | Ｌｄｄ構造のｍｉｓ形トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25293687A JPH0195558A (ja) | 1987-10-07 | 1987-10-07 | Ｌｄｄ構造のｍｉｓ形トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0195558A true JPH0195558A (ja) | 1989-04-13 |
Family
ID=17244221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25293687A Pending JPH0195558A (ja) | 1987-10-07 | 1987-10-07 | Ｌｄｄ構造のｍｉｓ形トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0195558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582541A (ja) * | 1991-08-22 | 1993-04-02 | Rohm Co Ltd | 半導体装置の製造方法 |
-
1987
- 1987-10-07 JP JP25293687A patent/JPH0195558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0582541A (ja) * | 1991-08-22 | 1993-04-02 | Rohm Co Ltd | 半導体装置の製造方法 |
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