JPH06350429A - 半導体集積回路の信号入出力回路 - Google Patents

半導体集積回路の信号入出力回路

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JPH06350429A
JPH06350429A JP5134521A JP13452193A JPH06350429A JP H06350429 A JPH06350429 A JP H06350429A JP 5134521 A JP5134521 A JP 5134521A JP 13452193 A JP13452193 A JP 13452193A JP H06350429 A JPH06350429 A JP H06350429A
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semiconductor integrated
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input
circuit
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暢也 宇多
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Abstract

(57)【要約】 【目的】 信号入出力端子が信号を発生しない極性の電
位と低いインピーダンスで接続されるような状態になっ
た場合にも、内部で発生された内部信号により半導体集
積回路自身がその信号の発生を認識することを可能とす
る。 【構成】 半導体集積回路10外部から外部リセット要求
信号REQ を入力し、また内部で発生する内部リセット要
求信号TWD を外部へ出力するリセット信号入出力端子１
と、これと保護抵抗４を介して接続され、リセット信号
入出力端子１に外部リセット要求信号REQ が入力された
場合に半導体集積回路10をリセットするリセット信号RS
T を発生するリセット信号入力回路３と、ソースが半導
体集積回路10の接地電圧源と接続され、ドレインが保護
抵抗４のリセット信号入出力端子１側端に接続された第
１のＮチャネルトランジスタ６と、ソースが半導体集積
回路10の接地電圧源と接続され、ドレインが保護抵抗４
のリセット信号入力回路３側端に接続された第２のＮチ
ャネルトランジスタ７とを備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の信号
入出力回路に関し、特にその出力トランジスタの破壊に
より、または信号入出力端子が半導体集積回路の信号出
力を打ち消す電圧源と短絡してしまったような場合に半
導体集積回路自身が発生する内部信号を半導体集積回路
が取り込めなくなることを防止し得る半導体集積回路の
信号入出力回路に関する。
【０００２】
【従来の技術】図５の回路図に従来の半導体集積回路の
信号入出力回路の一例として、リセット信号入出力回路
の一構成例を示す。
【０００３】図５において、参照符号10は半導体集積回
路を示しており、リセット信号入出力端子１を備えてい
る。このリセット信号入出力端子１は半導体集積回路10
外部で適宜の抵抗値を有する抵抗11によりプルアップさ
れている。半導体集積回路10内部には、リセット信号入
出力端子１にドレインが接続されたＮチャネルトランジ
スタ２と、保護抵抗４を介してリセット信号入出力端子
１に負論理の入力端が接続されたたとえばシュミットト
リガゲートにて構成されるリセット入力回路３が備えら
れている。
【０００４】Ｎチャネルトランジスタ２のソースは半導
体集積回路10の接地電圧源に接続されており、またゲー
トには信号線５が接続されている。信号線５は、半導体
集積回路10自身がリセットをかける必要があると判断し
た場合に半導体集積回路10内部の図示されていない回路
により発生される”Ｈ”レベルで有意な内部リセット要
求信号TWD をＮチャネルトランジスタ２のゲートに与え
るための信号線である。
【０００５】従って、信号線５を介してＮチャネルトラ
ンジスタ２のゲートに”Ｈ”レベルの内部リセット要求
信号TWD が与えられるとＮチャネルトランジスタ２がオ
ンするので、リセット信号入出力端子１が接地電圧源に
接続されて”Ｌ”レベルになる。また同時に、半導体集
積回路10をリセットするためのリセット入力回路３の負
論理の入力端も”Ｌ”レベルになるのでその出力信号で
あるリセット信号RSTは有意なレベル (”Ｈ”レベル)
になる。即ち、信号線５は半導体集積回路10自身のリセ
ット要求の信号線でもある。
【０００６】次に、図５に示されている従来のリセット
信号入出力回路の動作について説明する。通常は、リセ
ット信号入出力端子１には無意なレベル (この場合は”
Ｈ”レベル) の外部リセット要求信号#REQが入力されて
おり、また内部リセット要求信号TWD は”Ｌ”レベルで
ある。この通常の状態では、Ｎチャネルトランジスタ２
はオフしているのでリセット入力回路３の負論理の入力
端にはリセット信号入出力端子１から”Ｈ”レベルの外
部リセット要求信号#REQが入力される。従って、リセッ
ト入力回路３は負論理の入力端への入力レベルを反転し
た”Ｌ”レベルのリセット信号RST を出力する。
【０００７】半導体集積回路10に対して外部からリセッ
トをかける必要がある場合には、リセット信号入出力端
子１に有意なレベルの信号、この場合は”Ｌ”レベルの
外部リセット要求信号#REQが入力される。これにより、
リセット入力回路３の負論理の入力端には”Ｌ”レベル
の信号が入力されるので、リセット入力回路３はそのレ
ベルを反転して半導体集積回路10内部へ有意なレベ
ル（”Ｈ”レベル) のリセット信号RST を出力する。
【０００８】一方、半導体集積回路10自身がリセットを
かける必要があると判断した場合には、半導体集積回路
10内部の図示されていない回路により”Ｈ”レベルの内
部リセット要求信号TWD が発生される。この”Ｈ”レベ
ルの内部リセット要求信号TWD が信号線５を介してＮチ
ャネルトランジスタ２のゲートに与えられることによ
り、Ｎチャネルトランジスタ２がオンしてリセット信号
入出力端子１を接地電圧源と接続するのでリセット信号
入出力端子１は”Ｌ”レベルになる。従って、半導体集
積回路10の外部からは、リセット信号入出力端子１が”
Ｌ”レベルになることにより内部リセット要求信号TWD
の発生 (”Ｈ”レベルになったこと）を知ることが可能
になる。また同時に、リセット信号入出力端子１と接続
されているリセット入力回路３の負論理の入力端には”
Ｌ”レベルの信号が入力されるので、リセット入力回路
３はそのレベルを反転して半導体集積回路10内部へ有意
なレベル（”Ｈ”レベル) のリセット信号RST を出力す
る。
【０００９】
【発明が解決しようとする課題】上述の図５に示されて
いるような従来の半導体集積回路の信号入出力回路とし
てのリセット信号入出力回路では、たとえばリセット信
号入出力端子がリセットを発生させない極性、具体的に
は”Ｈ”レベルの電位と低いインピーダンスで接続され
たような場合には、半導体集積回路自身が内部リセット
要求信号を発生してもリセット信号入出力端子のレベル
は分圧されてしまうために”Ｌ”レベルにはならず、半
導体集積回路自身のリセットが行われない。
【００１０】また、静電気等によりＮチャネルトランジ
スタが破壊されて”Ｌ”レベルの信号出力が不可能にな
ったような場合にも、リセット信号入出力端子の電位
は”Ｌ”レベルにはならないため、半導体集積回路自身
のリセットは行われない。このような状態に陥ると、半
導体集積回路から外部に対するリセット要求信号の出力
が出来なくなるのみならず、半導体集積回路自体もリセ
ットされないために暴走状態に陥る虞が生じる。
【００１１】本発明は上述のような事情に鑑みてなされ
たものであり、信号入出力端子が信号を発生しない極性
の電位と低いインピーダンスで接続されるような状態に
なった場合にも、半導体集積回路内部で発生された内部
信号により半導体集積回路自身がその信号の発生を認識
することを可能とした半導体集積回路の信号入出力回路
の提供を目的とする。
【００１２】
【課題を解決するための手段】本発明に係る半導体集積
回路の信号入出力回路は、半導体集積回路外部から外部
信号を入力すると共に半導体集積回路内部で発生する内
部信号を外部へ出力する信号入出力端子と、内部信号が
発生した場合に、それを信号入出力端子から外部へ出力
させる内部信号出力手段と、信号入出力端子に外部信号
が入力された場合、または信号入出力端子から内部信号
が出力された場合に、半導体集積回路内部で所定の信号
を発生する信号発生手段とを備え、更に内部信号が発生
した場合に、所定の信号を信号発生手段に発生させる手
段を備えている。
【００１３】
【作用】本発明の半導体集積回路の信号入出力回路で
は、内部信号が発生した場合には、内部信号出力手段に
よる信号入出力端子のレベルの制御には拘わらず、所定
の信号が信号発生手段により発生される。
【００１４】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１は本発明に係る半導体集積回路の信
号入出力回路をリセット信号入出力回路に適用した場合
の第１の発明の一実施例の構成を示す回路図である。な
お、この図１においては、前述の従来例の説明で参照し
た図５と同一の参照符号は同一又は相当部分を示してい
る。
【００１５】図１において、参照符号10は半導体集積回
路を示しており、リセット信号入出力端子１を備えてい
る。このリセット信号入出力端子１は半導体集積回路10
外部で適宜の抵抗値を有する抵抗11によりプルアップさ
れている。半導体集積回路10内部には、リセット信号入
出力端子１にドレインが接続された第１のＮチャネルト
ランジスタ２と、保護抵抗４を介してリセット信号入出
力端子１に負論理の入力端が接続されたたとえばシュミ
ットトリガゲートにて構成される信号発生回路 (手段）
としてのリセット入力回路３と、同じく保護抵抗４を介
してリセット信号入出力端子１にドレインが接続された
自己リセット用の第２のＮチャネルトランジスタ６とが
備えられている。
【００１６】Ｎチャネルトランジスタ２のソース及びＮ
チャネルトランジスタ６のソースはいずれも半導体集積
回路10の接地電圧源に接続されており、また両Ｎチャネ
ルトランジスタ２，６のゲートは共に信号線５に接続さ
れている。信号線５は、半導体集積回路10自身がリセッ
トをかける必要があると判断した場合に半導体集積回路
10内部の図示されていない回路により発生される”Ｈ”
レベルで有意な内部リセット要求信号TWD をＮチャネル
トランジスタ２，６のゲートに与えるための信号線であ
る。
【００１７】従って、信号線５を介してＮチャネルトラ
ンジスタ２のゲートに”Ｈ”レベルの内部リセット要求
信号TWD が与えられるとＮチャネルトランジスタ２がオ
ンするので、リセット信号入出力端子１が接地電圧源に
接続されて”Ｌ”レベルになる。即ち、Ｎチャネルトラ
ンジスタ２は内部信号である内部リセット要求信号TWD
をリセット信号入出力端子１から半導体集積回路10外部
へ出力させる内部信号出力手段として機能する。
【００１８】また同時に、Ｎチャネルトランジスタ６の
ゲートにも”Ｈ”レベルの内部リセット要求信号TWD が
与えられるのでＮチャネルトランジスタ６もオンし、リ
セット入力回路３の負論理の入力端が接地電圧源と接続
されて”Ｌ”レベルになる。このため、リセット入力回
路３の出力信号である半導体集積回路10をリセットする
ためのリセット信号RST は有意なレベル (”Ｈ”レベ
ル) になる。
【００１９】即ち、信号線５は半導体集積回路10自身の
リセット要求の信号線であり、またＮチャネルトランジ
スタ６はリセット信号入出力端子１のレベルには拘わら
ずにリセット入力回路３の負論理の入力端を強制的に”
Ｌ”レベルにして有意なレベル (”Ｈ”レベル) のリセ
ット信号RST を出力させる自己リセット用Ｎチャネルト
ランジスタ、換言すれば信号発生手段であるリセット入
力回路３にリセット信号RST を発生させる手段として機
能する。
【００２０】このように構成された本発明の半導体集積
回路の信号入出力回路をリセット信号入出力回路に適用
した場合の第１の発明の動作について以下に説明する。
【００２１】なお、Ｎチャネルトランジスタ６のオン抵
抗と入力保護抵抗４の抵抗値とは、Ｎチャネルトランジ
スタ６のオン抵抗値をＲ，保護抵抗４の入力保護抵抗値
をｒ，リセット信号入出力端子１の電圧をVi, リセット
入力回路３のしきい値電圧をVth1，電源電圧をVcc とす
ると、たとえばVi＝Vcc となった場合に下記式(1) を満
たしているものとする。 （Ｒ×Vcc)／（Ｒ＋ｒ）＜Vth1 …(1)
【００２２】通常はリセット信号入出力端子１には無意
なレベル (この場合は”Ｈ”レベル) の外部リセット要
求信号#REQが入力されており、また内部リセット要求信
号TWD は”Ｌ”レベルである。この通常の状態では、Ｎ
チャネルトランジスタ２，６はいずれもオフしているの
でリセット入力回路３の負論理の入力端にはリセット信
号入出力端子１から”Ｈ”レベルの外部リセット要求信
号#REQが入力される。従って、リセット入力回路３は負
論理の入力端への入力レベルを反転した”Ｌ”レベルを
無意なレベルのリセット信号RST として出力する。
【００２３】半導体集積回路10に対して外部からリセッ
トをかける必要がある場合には、リセット信号入出力端
子１に有意なレベル (この場合は”Ｌ”レベル) の外部
リセット要求信号#REQが入力される。これにより、リセ
ット入力回路３の負論理の入力端には”Ｌ”レベルの信
号が入力されるので、リセット入力回路３は半導体集積
回路10内部へ有意なレベル (”Ｈ”レベル) のリセット
信号RST を出力する。この動作は従来例と同様である。
【００２４】一方、半導体集積回路10自身がリセットを
かける必要があると判断した場合には、半導体集積回路
10内部の図示されていない回路により”Ｈ”レベルの内
部リセット要求信号TWD が発生される。この”Ｈ”レベ
ルの内部リセット要求信号TWD が信号線５を介してＮチ
ャネルトランジスタ２のゲートに与えられることによ
り、Ｎチャネルトランジスタ２がオンしてリセット信号
入出力端子１を接地電圧源と接続するのでリセット信号
入出力端子１は”Ｌ”レベルになる。
【００２５】従って、半導体集積回路10の外部からは、
リセット信号入出力端子１が”Ｌ”レベルになることに
より内部リセット要求信号TWD の発生 (”Ｈ”レベルに
なったこと）を知ることが可能になる。また同時に、Ｎ
チャネルトランジスタ６のゲートにも”Ｈ”レベルの内
部リセット要求信号TWD が与えられるのでＮチャネルト
ランジスタ６もオンし、リセット入力回路３の負論理の
入力端が接地電圧源と接続されて”Ｌ”レベルになる。
このため、リセット入力回路３から”Ｈ”レベルのリセ
ット信号RST が半導体集積回路10内部へ出力される。
【００２６】図２は本発明に係る半導体集積回路の信号
入出力回路をリセット信号入出力回路に適用した場合の
第２の発明の一実施例の構成を示す回路図である。な
お、この図２においては、前述の第１の発明において使
用されている２個のＮチャネルトランジスタ２，６に変
えて２個のＰチャネルトランジスタを用いている。
【００２７】図２において、参照符号10は半導体集積回
路を示しており、リセット信号入出力端子１を備えてい
る。このリセット信号入出力端子１は半導体集積回路10
外部で適宜の抵抗値を有する抵抗11によりプルダウンさ
れている。半導体集積回路10内部には、リセット信号入
出力端子１にドレインが接続された第１のＰチャネルト
ランジスタ７と、保護抵抗４を介してリセット信号入出
力端子１に入力端が接続されたたとえばシュミットトリ
ガゲートにて構成される信号発生回路 (手段）としての
リセット入力回路３と、同じく保護抵抗４を介してリセ
ット信号入出力端子１にドレインが接続された自己リセ
ット用の第２のＰチャネルトランジスタ８とが備えられ
ている。
【００２８】Ｐチャネルトランジスタ７のソース及びＰ
チャネルトランジスタ８のソースはいずれも半導体集積
回路10の正電圧源に接続されており、また両Ｐチャネル
トランジスタ７，８のゲートは共に信号線51に接続され
ている。信号線51は、半導体集積回路10自身がリセット
をかける必要があると判断した場合に半導体集積回路10
内部の図示されていない回路により発生される”Ｈ”レ
ベルで有意な内部リセット要求信号TWD をインバータ50
を介してＰチャネルトランジスタ７，８のゲートに与え
るための信号線である。
【００２９】従って、”Ｈ”レベルの内部リセット要求
信号TWD が信号線５からインバータ50に与えられて”
Ｌ”レベルに反転され、更に信号線51を介してＰチャネ
ルトランジスタ７のゲートに与えられると、Ｐチャネル
トランジスタ７がオンしてリセット信号入出力端子１と
正電圧源とが接続されるので接地電圧源が”Ｈ”レベル
になる。即ち、Ｐチャネルトランジスタ７は内部信号で
ある内部リセット要求信号TWD をリセット信号入出力端
子１から半導体集積回路10外部へ出力させる内部信号出
力手段として機能する。
【００３０】同時に、Ｐチャネルトランジスタ８のゲー
トにも信号線51から”Ｌ”レベルの信号が与えられてリ
セット入力回路３の入力端と正電圧源とが接続されるの
で、リセット入力回路３はその出力信号である半導体集
積回路10をリセットするためのリセット信号RST を有意
(”Ｈ”レベル) にする。
【００３１】即ち、信号線５は半導体集積回路10自身の
リセット要求の信号線であり、またＰチャネルトランジ
スタ８はリセット信号入出力端子１の状態には拘わらず
にリセット入力回路３の入力端の電位を強制的に”Ｈ”
レベルにして有意なレベル (”Ｈ”レベル) のリセット
信号RST を出力させる自己リセット用Ｐチャネルトラン
ジスタ、換言すれば信号発生手段であるリセット入力回
路３にリセット信号RST を発生させる手段として機能す
る。
【００３２】このように構成された本発明の半導体集積
回路の信号入出力回路をリセット信号入出力回路に適用
した場合の第２の発明の動作について以下に説明する。
【００３３】なお、Ｐチャネルトランジスタ８のオン抵
抗と入力保護抵抗４の抵抗値とは、Ｐチャネルトランジ
スタ８のオン抵抗値をＲ，保護抵抗４の入力保護抵抗値
をｒ，リセット信号入出力端子１の電圧をVi, リセット
入力回路３のしきい値電圧をVth2, 電圧電源をVcc とす
ると、たとえばVi＝Vcc となった場合に下記式(2) を満
たしているものとする。 （ｒ×Vcc)／（Ｒ＋ｒ）＞Vth2 …(2)
【００３４】通常は、リセット信号入出力端子１には無
意なレベル (この場合は”Ｌ”レベル) の外部リセット
要求信号REQ が入力されており、また内部リセット要求
信号TWD は”Ｌ”レベルである。この通常の状態では、
Ｐチャネルトランジスタ７，８はいずれもオフしている
のでリセット入力回路３の負論理の入力端にはリセット
信号入出力端子１から”Ｌ”レベルの信号が入力され
る。従って、リセット入力回路３は入力端への入力レベ
ルである”Ｌ”レベルの信号をそのまま無意なレベルの
リセット信号RST として出力する。
【００３５】半導体集積回路10に対して外部からリセッ
トをかける必要がある場合には、リセット信号入出力端
子１に有意なレベル (この場合は”Ｈ”レベル) の外部
リセット要求信号REQ が入力される。これにより、リセ
ット入力回路３は半導体集積回路10内部へ有意なレベル
(”Ｈ”レベル) のリセット信号RST を出力する。この
動作はリセット信号入出力端子１への入力信号の有意な
レベルが異なる点を除いては従来例と同様である。
【００３６】一方、半導体集積回路10自身がリセットを
かける必要があると判断した場合には、半導体集積回路
10内部の図示されていない回路により”Ｈ”レベルの内
部リセット要求信号TWD が発生される。この”Ｈ”レベ
ルの内部リセット要求信号TWD がインバータ50で反転さ
れた”Ｌ”レベルの信号が信号線51を介してＰチャネル
トランジスタ７のゲートに与えられることによりＰチャ
ネルトランジスタ７がオンするので、リセット信号入出
力端子１が正電圧源と接続されて”Ｈ”レベルになる。
従って、半導体集積回路10の外部からは、リセット信号
入出力端子１が”Ｈ”レベルになることにより内部リセ
ット要求信号TWD の発生 (有意になったこと) を知るこ
とが可能になる。
【００３７】また同時にＰチャネルトランジスタ８のゲ
ートにもＰチャネルトランジスタ７のゲートに与えられ
る信号と同じ”Ｌ”レベルの信号が信号線51から与えら
れるので、リセット入力回路３の入力端が正電圧源と接
続されて”Ｈ”レベルになり、リセット入力回路３か
ら”Ｈ”レベルのリセット信号RST が半導体集積回路10
内部へ出力される。
【００３８】図３は本発明に係る半導体集積回路の信号
入出力回路をリセット信号入出力回路に適用した場合の
第３の発明の一実施例の構成を示す回路図である。な
お、この図３においては、前述の第１の発明の説明で参
照した図１と同一の参照符号は同一又は相当部分を示し
ている。
【００３９】図３において、参照符号10は半導体集積回
路を示しており、リセット信号入出力端子１を備えてい
る。このリセット信号入出力端子１は半導体集積回路10
外部で適宜の抵抗値を有する抵抗11によりプルアップさ
れている。半導体集積回路10内部には、リセット信号入
出力端子１にドレインが接続されたＮチャネルトランジ
スタ２と、保護抵抗４を介してリセット信号入出力端子
１に負論理の入力端が接続されたたとえばシュミットト
リガゲートにて構成される信号発生回路としてのリセッ
ト入力回路３と、このリセット入力回路３の出力を一方
の入力とする論理和手段としてのORゲート21とが備えら
れている。
【００４０】Ｎチャネルトランジスタ２のソースは半導
体集積回路10の接地電圧源に接続されており、またゲー
トは信号線５に接続されている。信号線５は、半導体集
積回路10自身がリセットをかける必要があると判断した
場合に半導体集積回路10内部の図示されていない回路に
より発生される”Ｈ”レベルで有意な内部リセット要求
信号TWD をＮチャネルトランジスタ２のゲートに与える
ための信号線であり、前述のORゲート21の他方の入力に
も接続されている。
【００４１】従って、信号線５を介してＮチャネルトラ
ンジスタ２のゲートに”Ｈ”レベルの内部リセット要求
信号TWD が与えられると、Ｎチャネルトランジスタ２が
オンしてリセット信号入出力端子１が接地電圧源と接続
されるのでリセット信号入出力端子１のレベルが”Ｌ”
レベルになる。即ち、Ｎチャネルトランジスタ２は内部
信号である内部リセット要求信号TWD をリセット信号入
出力端子１から半導体集積回路10外部へ出力させる内部
信号出力手段として機能する。
【００４２】同時に、同じ信号がORゲート21の他方の入
力にも与えられる。これにより、リセット入力回路３の
出力信号には拘わらず、ORゲート21はその出力信号であ
る半導体集積回路10をリセットするためのリセット信号
RST を有意なレベル (”Ｈ”レベル) にする。換言すれ
ば、図３に示されている第３の発明では、リセット入力
回路３とORゲート21とで信号発生手段が構成されてお
り、信号線５がリセット信号RST を発生させる手段とし
て機能する。
【００４３】このように構成された本発明の半導体集積
回路の信号入出力回路をリセット信号入出力回路に適用
した場合の第３の発明の動作について以下に説明する。
通常はリセット信号入出力端子１には無意なレベル (こ
の場合は”Ｈ”レベル) の外部リセット要求信号#REQが
入力されており、また内部リセット要求信号TWD は”
Ｌ”レベルである。この通常の状態では、Ｎチャネルト
ランジスタ２オフしているのでリセット入力回路３の負
論理の入力端にはリセット信号入出力端子１から”Ｈ”
レベルの信号が入力されるため、その出力信号のレベル
は”Ｌ”レベルになっている。従って、ORゲート21の両
入力はいずれも”Ｌ”レベルであるため、その出力信号
であるリセット信号RST は”Ｌ”レベルになっている。
【００４４】半導体集積回路10に対して外部からリセッ
トをかける必要がある場合には、リセット信号入出力端
子１に有意なレベル (この場合は”Ｌ”レベル) の外部
リセット要求信号#REQが入力される。これにより、リセ
ット入力回路３はその負論理の入力端が”Ｌ”レベルに
なるので、それを反転した”Ｈ”レベルの信号を出力す
る。従って、ORゲート21は半導体集積回路10内部へ有意
なレベル (”Ｈ”レベル) のリセット信号RST を出力す
る。
【００４５】一方、半導体集積回路10自身がリセットを
かける必要があると判断した場合には、半導体集積回路
10内部の図示されていない回路により”Ｈ”レベルの内
部リセット要求信号TWD が発生される。この”Ｈ”レベ
ルの内部リセット要求信号TWD がＮチャネルトランジス
タ２のゲートに与えられることにより、Ｎチャネルトラ
ンジスタ２がオンしてリセット信号入出力端子１と接地
電圧源とが接続され、リセット信号入出力端子１が”
Ｌ”レベルになる。従って、半導体集積回路10の外部か
らは、リセット信号入出力端子１が”Ｌ”レベルになる
ことにより内部リセット要求信号TWD の発生 (”Ｈ”レ
ベルになったこと）を知ることが可能になる。
【００４６】またＮチャネルトランジスタ２のゲートに
与えられる”Ｈ”レベルの内部リセット要求信号TWD は
ORゲート21の他方の入力端にも与えられるので、ORゲー
ト21の出力信号であるリセット信号RST はリセット入力
回路３の出力信号には拘わらずに有意、即ち”Ｈ”レベ
ルになって半導体集積回路10内部へ出力される。
【００４７】図４は本発明に係る半導体集積回路の信号
入出力回路をリセット信号入出力回路に適用した場合の
第４の発明の一実施例の構成を示す回路図である。な
お、この図４においては、前述の第３の発明の説明で参
照した図３と同一の参照符号は同一又は相当部分を示し
ている。
【００４８】図４において、参照符号10は半導体集積回
路を示しており、リセット信号入出力端子１を備えてい
る。このリセット信号入出力端子１は半導体集積回路10
外部で適宜の抵抗値を有する抵抗11によりプルダウンさ
れている。半導体集積回路10内部には、リセット信号入
出力端子１にドレインが接続されたＰチャネルトランジ
スタ７と、保護抵抗４を介してリセット信号入出力端子
１に入力端が接続されたたとえばシュミットトリガゲー
トにて構成される信号発生回路としてのリセット入力回
路３と、このリセット入力回路３の出力を一方の入力と
する論理和手段としてのORゲート21とが備えられてい
る。
【００４９】Ｐチャネルトランジスタ７のソースは半導
体集積回路10の正電圧源に接続されており、またゲート
は信号線51に接続されている。信号線51は、半導体集積
回路10自身がリセットをかける必要があると判断した場
合に半導体集積回路10内部の図示されていない回路によ
り発生される”Ｈ”レベルで有意なリセット要求信号RS
T をインバータ50を介してＰチャネルトランジスタ７の
ゲートに与えるための信号線である。なお、前述のORゲ
ート21の他方の入力には信号線５が直接接続されてい
る。
【００５０】従って、”Ｈ”レベルのリセット要求信号
TWD が信号線５からインバータ50に与えられて”Ｌ”レ
ベルに反転され、更に信号線51を介してＰチャネルトラ
ンジスタ７のゲートに与えられると、Ｐチャネルトラン
ジスタ７がオンしてリセット信号入出力端子１を正電圧
源に接続するのでリセット信号入出力端子１は”Ｈ”レ
ベルになる。即ち、Ｐチャネルトランジスタ７は内部信
号である内部リセット要求信号TWD をリセット信号入出
力端子１から半導体集積回路10外部へ出力させる内部信
号出力手段として機能する。
【００５１】同時に、信号線５からは”Ｈ”レベルの信
号がORゲート21の他方の入力にも与えられる。これによ
り、リセット入力回路３の出力信号には拘わらず、ORゲ
ート21はその出力信号である半導体集積回路10をリセッ
トするためのリセット信号RST を有意なレベル (”Ｈ”
レベル) にする。換言すれば、図４に示されている第４
の発明では、リセット入力回路３とORゲート21とで信号
発生手段が構成されており、信号線５がリセット信号RS
T を発生させる手段として機能する。
【００５２】このように構成された本発明の半導体集積
回路の信号入出力回路をリセット信号入出力回路に適用
した場合の第４の発明の動作について以下に説明する。
通常はリセット信号入出力端子１には無意なレベル（こ
の場合は”Ｌ”レベル）の外部リセット要求信号REQ が
入力されており、また内部リセット要求信号TWD は”
Ｌ”レベルである。この通常の状態では、Ｎチャネルト
ランジスタ７はオフしているのでリセット入力回路３の
入力端にはリセット信号入出力端子１から”Ｌ”レベル
の信号が入力される。従って、リセット入力回路３は入
力端への入力レベルである”Ｌ”レベルの信号をそのま
ま無意なレベルのリセット信号RSTとして出力する。
【００５３】半導体集積回路10に対して外部からリセッ
トをかける必要がある場合には、リセット信号入出力端
子１に有意なレベル（この場合は”Ｈ”レベル）の外部
リセット要求信号REQ が入力される。これにより、リセ
ット入力回路３は”Ｈ”レベルの信号を出力するので、
ORゲート21は半導体集積回路10内部へ有意なレベル (”
Ｈ”レベル) のリセット信号RST を出力する。
【００５４】一方、半導体集積回路10自身がリセットを
かける必要があると判断した場合には、半導体集積回路
10内部の図示されていない回路により”Ｈ”レベルの内
部リセット要求信号TWD が発生される。この”Ｌ”レベ
ルの内部リセット要求信号TWD がＰチャネルトランジス
タ７のゲートに与えられることによりＰチャネルトラン
ジスタ７がオンしてリセット信号入出力端子１の電位
を”Ｈ”レベルにする。従って、半導体集積回路10の外
部からは、リセット信号入出力端子１が”Ｈ”レベルに
なることにより内部リセット要求信号TWD の発生 (”
Ｈ”レベルになったこと）を知ることが可能になる。
【００５５】また”Ｈ”レベルの内部リセット要求信号
TWD は信号線５からORゲート21の他方の入力にも与えら
れるので、ORゲート21の出力信号であるリセット信号RS
T はリセット入力回路３の出力信号には拘わらずに有
意、即ち”Ｈ”レベルになって半導体集積回路10内部へ
出力される。
【００５６】なお、上述の各発明の実施例においては、
本発明を半導体集積回路のリセット信号入出力回路に適
用した場合について説明したが、外部信号の入力と半導
体集積回路内部で発生される内部信号の出力とを同一の
信号入出力端子で行うのであれば、他にたとえば割込み
信号等にも適用できることは言うまでもない。
【００５７】
【発明の効果】以上に詳述したように本発明の半導体集
積回路の信号入出力回路の第１，第２の発明によれば、
信号入出力端子が半導体集積回路の外部において低イン
ピーダンスで且つ外部信号を発生しない極性の電位と短
絡したような場合にも、信号発生回路の入力電位は保護
抵抗と第２のＮチャネルトランジスタまたはＰチャネル
トランジスタのオン抵抗により分圧されて信号発生回路
は内部信号が発生したことを認識することが出来る。
【００５８】また、第３，第４の発明によれば、信号入
出力端子が半導体集積回路の外部において低インピーダ
ンスで且つ外部信号を発生しない極性の電位と短絡した
ような場合にも、半導体集積回路の内部信号を論理和手
段により出力して内部信号が発生したことを認識するこ
とが出来る。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の信号入出力回路
をリセット信号入出力回路に適用した場合の第１の発明
の一実施例の構成を示す回路図である。
【図２】本発明に係る半導体集積回路の信号入出力回路
をリセット信号入出力回路に適用した場合の第２の発明
の一実施例の構成を示す回路図である。
【図３】本発明に係る半導体集積回路の信号入出力回路
をリセット信号入出力回路に適用した場合の第３の発明
の一実施例の構成を示す回路図である。
【図４】本発明に係る半導体集積回路の信号入出力回路
をリセット信号入出力回路に適用した場合の第４の発明
の一実施例の構成を示す回路図である。
【図５】従来の半導体集積回路の信号入出力回路の一例
として、リセット信号入出力回路の一構成例を示す回路
図である。
【符号の説明】 １ リセット信号入出力端子 ２ Ｎチャネルトランジスタ ３ リセット入力回路 ４ 保護抵抗 ６ Ｎチャネルトランジスタ ７ Ｐチャネルトランジスタ ８ Ｐチャネルトランジスタ 21 ORゲート

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路外部から外部信号を入力
    すると共に前記半導体集積回路内部で発生する内部信号
    を外部へ出力する信号入出力端子と、 前記内部信号が発生した場合に、それを前記信号入出力
    端子から外部へ出力させる内部信号出力手段と、 前記信号入出力端子に前記外部信号が入力された場合、
    または前記信号入出力端子から前記内部信号が出力され
    た場合に、前記半導体集積回路内部で所定の信号を発生
    する信号発生手段とを備えた半導体集積回路の信号入出
    力回路において、 前記内部信号が発生した場合に、前記所定の信号を前記
    信号発生手段に発生させる手段を備えたことを特徴とす
    る半導体集積回路の信号入出力回路。
  2. 【請求項２】 半導体集積回路外部から外部信号を入力
    すると共に前記半導体集積回路内部で発生する内部信号
    を外部へ出力する信号入出力端子と、 前記信号入出力端子と抵抗を介して接続され、前記信号
    入出力端子に前記外部信号が入力された場合に前記半導
    体集積回路内で所定の信号を発生する信号発生回路と、 ソースが前記半導体集積回路の接地電圧源と接続され、
    ドレインが前記抵抗の前記信号入出力端子側端に接続さ
    れており、前記内部信号がゲートに与えられた場合にそ
    れを前記信号入出力端子から外部へ出力させる第１のＮ
    チャネルトランジスタとを備えた半導体集積回路の信号
    入出力回路において、 ソースが前記半導体集積回路の接地電圧源と接続され、
    ドレインが前記抵抗の前記信号発生回路側端に接続され
    ており、前記内部信号がゲートに与えられた場合に前記
    信号発生回路に前記所定の信号を発生させる第２のＮチ
    ャネルトランジスタを備えたことを特徴とする半導体集
    積回路の信号入出力回路。
  3. 【請求項３】 半導体集積回路外部から外部信号を入力
    すると共に前記半導体集積回路内部で発生する内部信号
    を外部へ出力する信号入出力端子と、 前記信号入出力端子と抵抗を介して接続され、前記信号
    入出力端子に前記外部信号が入力された場合に前記半導
    体集積回路内で所定の信号を発生する信号発生回路と、 ソースが前記半導体集積回路の正電圧源と接続され、ド
    レインが前記抵抗の前記信号入出力端子側端に接続され
    ており、前記内部信号がゲートに与えられた場合に前記
    内部信号を前記信号入出力端子から外部へ出力させる第
    １のＰチャネルトランジスタとを備えた半導体集積回路
    の信号入出力回路において、 ソースが前記半導体集積回路の正電圧源と接続され、ド
    レインが前記抵抗の前記信号発生回路側端に接続されて
    おり、前記内部信号がゲートに与えられた場合に前記信
    号発生回路に前記所定の信号を発生させる第２のＰチャ
    ネルトランジスタを備えたことを特徴とする半導体集積
    回路の信号入出力回路。
  4. 【請求項４】 半導体集積回路外部から外部信号を入力
    すると共に前記半導体集積回路内部で発生する内部信号
    を外部へ出力する信号入出力端子と、 前記信号入出力端子と抵抗を介して接続され、前記信号
    入出力端子に前記外部信号が入力された場合に前記半導
    体集積回路内で所定の信号を出力する信号発生回路と、 ソースが前記半導体集積回路の接地電圧源と接続され、
    ドレインが前記抵抗の前記信号入出力端子側端に接続さ
    れたＮチャネルトランジスタとを備えた半導体集積回路
    の信号入出力回路において、 前記信号発生回路の出力と前記内部信号との論理和を前
    記所定の信号として出力する論理和手段を備えたことを
    特徴とする半導体集積回路の信号入出力回路。
  5. 【請求項５】 半導体集積回路外部から外部信号を入力
    すると共に前記半導体集積回路内部で発生する内部信号
    を外部へ出力する信号入出力端子と、 前記信号入出力端子と抵抗を介して接続され、前記信号
    入出力端子に前記外部信号が入力された場合に前記半導
    体集積回路内で所定の信号を出力する信号発生回路と、 ソースが前記半導体集積回路の正電圧源と接続され、ド
    レインが前記抵抗の前記信号入出力端子側端に接続され
    たＰチャネルトランジスタとを備えた半導体集積回路の
    信号入出力回路において、 前記信号発生回路の出力と前記内部信号との論理和を前
    記所定の信号として出力する論理和手段を備えたことを
    特徴とする半導体集積回路の信号入出力回路。
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