JPH0635695A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0635695A JPH0635695A JP18706392A JP18706392A JPH0635695A JP H0635695 A JPH0635695 A JP H0635695A JP 18706392 A JP18706392 A JP 18706392A JP 18706392 A JP18706392 A JP 18706392A JP H0635695 A JPH0635695 A JP H0635695A
- Authority
- JP
- Japan
- Prior art keywords
- data
- instruction
- signal
- unit
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Medical Treatment And Welfare Office Work (AREA)
- Executing Machine-Instructions (AREA)
- Image Processing (AREA)
- Image Analysis (AREA)
Abstract
(57)【要約】
【目的】 データ又は命令の誤り判断処理を、プロセッ
サのデータ処理速度に適合させ、データ又は命令の処理
が高速化されたデータ処理装置を実現する。 【構成】 命令フェッチ段７は、プロセッサ１０の処理
に同期してデータと冗長信号５とをフェッチする。命令
フェッチ段７は、フェッチしたデータと冗長信号５とを
偶奇判断回路１２に供給し、データをデコード段８に供
給する。偶奇判断回路１２は、データと冗長信号５とパ
リティ有効信号４とからデータが使用可か否かを判断
し、判断結果を示す偶奇判断結果信号１１をデコード段
８に供給する。デコード段８は、供給されたデ−タをデ
コードし、偶奇判断回路１２から供給された偶奇判断結
果信号１１により、デ−タが使用可か否かを判別する。
使用不可であれば、デコード段８は、デコードを停止す
る。データが使用可能であれば、デコード段８は、デコ
ードしたデータ又は命令を命令実行段９に供給する。
サのデータ処理速度に適合させ、データ又は命令の処理
が高速化されたデータ処理装置を実現する。 【構成】 命令フェッチ段７は、プロセッサ１０の処理
に同期してデータと冗長信号５とをフェッチする。命令
フェッチ段７は、フェッチしたデータと冗長信号５とを
偶奇判断回路１２に供給し、データをデコード段８に供
給する。偶奇判断回路１２は、データと冗長信号５とパ
リティ有効信号４とからデータが使用可か否かを判断
し、判断結果を示す偶奇判断結果信号１１をデコード段
８に供給する。デコード段８は、供給されたデ−タをデ
コードし、偶奇判断回路１２から供給された偶奇判断結
果信号１１により、デ−タが使用可か否かを判別する。
使用不可であれば、デコード段８は、デコードを停止す
る。データが使用可能であれば、デコード段８は、デコ
ードしたデータ又は命令を命令実行段９に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、誤り判断符号が付加さ
れたデータ又は命令の読みだし等を行い、これらデータ
又は命令を実行するデータ処理装置に関する。
れたデータ又は命令の読みだし等を行い、これらデータ
又は命令を実行するデータ処理装置に関する。
【０００２】
【従来の技術】誤り判断符号が付加されたデータ又は命
令を読みだし、これらデータ又は命令に誤りがあるか否
かを判断するとともに、誤りが無い場合には、これらデ
ータ又は命令を実行するデータ処理装置がある。図５
は、上記データ処理装置の概略構成図である。図５にお
いて、プロセッサ１００の命令実行段９０から、読み出
すデータのアドレス信号が、アドレスバス３及びアドレ
スデコーダ２を介してメモリ１に供給される。すると、
このメモリ１から供給されたアドレスに対応するデータ
が、データ及び命令バス６１に出力されるとともに、こ
のデータに付加された誤り判断符号である冗長信号５０
が、外部判断回路１５０の偶奇判断回路１２０に供給さ
れる。この偶奇判断回路１２０は、冗長信号５０とバス
６のデータとを比較し、データの正当性を判断する。そ
して、偶奇判断回路１２０は、データが正当ではない場
合には、アンド回路１９０の一方の入力端を「Ｈ」レベ
ルとする。また、命令フェッチ段７０は、バス６上のデ
ータをフェッチすると、アンド回路１９０の他方の入力
端に供給するリードライト信号１４０を「Ｈ」レベルと
する。したがって、データに誤りがある場合には、アン
ド回路１９０の出力であるバスエラー信号１３０は、
「Ｈ」レベルとなる。このバスエラー信号１３０は、命
令フェッチ段７０に供給されており、この信号１３０が
「Ｈ］レベルの場合には、命令フェッチ段７０は、デー
タに誤りがあることを判断する。データに誤りがない場
合には、命令フェッチ段７０でフェッチされたデータ
は、命令デコード段８０を介して命令実行段９０に供給
される。
令を読みだし、これらデータ又は命令に誤りがあるか否
かを判断するとともに、誤りが無い場合には、これらデ
ータ又は命令を実行するデータ処理装置がある。図５
は、上記データ処理装置の概略構成図である。図５にお
いて、プロセッサ１００の命令実行段９０から、読み出
すデータのアドレス信号が、アドレスバス３及びアドレ
スデコーダ２を介してメモリ１に供給される。すると、
このメモリ１から供給されたアドレスに対応するデータ
が、データ及び命令バス６１に出力されるとともに、こ
のデータに付加された誤り判断符号である冗長信号５０
が、外部判断回路１５０の偶奇判断回路１２０に供給さ
れる。この偶奇判断回路１２０は、冗長信号５０とバス
６のデータとを比較し、データの正当性を判断する。そ
して、偶奇判断回路１２０は、データが正当ではない場
合には、アンド回路１９０の一方の入力端を「Ｈ」レベ
ルとする。また、命令フェッチ段７０は、バス６上のデ
ータをフェッチすると、アンド回路１９０の他方の入力
端に供給するリードライト信号１４０を「Ｈ」レベルと
する。したがって、データに誤りがある場合には、アン
ド回路１９０の出力であるバスエラー信号１３０は、
「Ｈ」レベルとなる。このバスエラー信号１３０は、命
令フェッチ段７０に供給されており、この信号１３０が
「Ｈ］レベルの場合には、命令フェッチ段７０は、デー
タに誤りがあることを判断する。データに誤りがない場
合には、命令フェッチ段７０でフェッチされたデータ
は、命令デコード段８０を介して命令実行段９０に供給
される。
【０００３】図６は、偶奇判断回路１２０の回路構成例
である。この偶奇判断回路１２０は、ＮＯＴ回路１２０
Ａ〜１２０Ｃ，１２１Ａ〜１２０Ｃ、ＡＮＤ回路１２２
Ａ〜１２２Ｄ，ＯＲ回路１２３から構成されている。そ
して、バス６上のデータ６０が、ＮＯＴ回路１２０Ａ及
び１２０Ｂに供給され、冗長信号５０がＮＯＴ回路１２
０Ｃに供給される。
である。この偶奇判断回路１２０は、ＮＯＴ回路１２０
Ａ〜１２０Ｃ，１２１Ａ〜１２０Ｃ、ＡＮＤ回路１２２
Ａ〜１２２Ｄ，ＯＲ回路１２３から構成されている。そ
して、バス６上のデータ６０が、ＮＯＴ回路１２０Ａ及
び１２０Ｂに供給され、冗長信号５０がＮＯＴ回路１２
０Ｃに供給される。
【０００４】なお、上記データ処理装置の例としては、
特開平２ー４４４３２号公報に記載された電子計算機の
制御方式、特開昭５８ー１８１１５０号公報に記載され
た情報処理装置、又は特開昭５６ー２７４５６号公報に
記載された読み出しデータ転送方式等がある。
特開平２ー４４４３２号公報に記載された電子計算機の
制御方式、特開昭５８ー１８１１５０号公報に記載され
た情報処理装置、又は特開昭５６ー２７４５６号公報に
記載された読み出しデータ転送方式等がある。
【０００５】
【発明が解決しようとする課題】ところで、上記データ
処理装置においては、データ又は命令処理の高速化が望
まれ、プロセッサ１００自体のデータ又は命令処理は、
高速化されてきている。ところが、データ又は命令の誤
りを判断するための外部判断回路１５０については、処
理速度に限界があり、プロセッサ１００の処理速度より
低速となっている。このため、プロセッサ１００は、高
速処理能力がありながら、その処理速度は、低速の外部
判断回路１５０に適合させねばならず、データ処理装置
全体のデータ処理高速化が困難となっていた。
処理装置においては、データ又は命令処理の高速化が望
まれ、プロセッサ１００自体のデータ又は命令処理は、
高速化されてきている。ところが、データ又は命令の誤
りを判断するための外部判断回路１５０については、処
理速度に限界があり、プロセッサ１００の処理速度より
低速となっている。このため、プロセッサ１００は、高
速処理能力がありながら、その処理速度は、低速の外部
判断回路１５０に適合させねばならず、データ処理装置
全体のデータ処理高速化が困難となっていた。
【０００６】そこで、データ処理装置を特開昭５６ー２
７４５６号公報に記載されているように構成することが
考えられる。つまり、データの誤り判別の前に、データ
を外部論理装置に転送し、その後、エラー検出回路によ
り、データの誤り判別を実行する。そして、データに誤
りがあった場合には、誤りがあったことを外部論理装置
に伝達し、データの訂正が可能であれば、データを訂正
して外部論理装置に転送する。外部論理装置は、訂正さ
れたデータにより処理を再実行する。また、外部論理装
置は、先に供給されたデータが未処理であれば、訂正さ
れたデータに従って処理を実行する。このように構成し
て、データに誤りがない場合の、外部論理装置のデータ
処理を高速化することが考えられる。
７４５６号公報に記載されているように構成することが
考えられる。つまり、データの誤り判別の前に、データ
を外部論理装置に転送し、その後、エラー検出回路によ
り、データの誤り判別を実行する。そして、データに誤
りがあった場合には、誤りがあったことを外部論理装置
に伝達し、データの訂正が可能であれば、データを訂正
して外部論理装置に転送する。外部論理装置は、訂正さ
れたデータにより処理を再実行する。また、外部論理装
置は、先に供給されたデータが未処理であれば、訂正さ
れたデータに従って処理を実行する。このように構成し
て、データに誤りがない場合の、外部論理装置のデータ
処理を高速化することが考えられる。
【０００７】しかしながら、外部論理装置のデータ処理
を単に高速化しただけでは、エラー検出回路と非同期と
なってしまい、データエラー発生時に、外部論理装置が
どのデータがエラーであるか判別不可能となってしま
う。したがって、外部論理装置のデータ処理速度は、エ
ラー検出回路の処理速度に適合されねばならず、データ
処理装置の処理速度高速化が困難であった。
を単に高速化しただけでは、エラー検出回路と非同期と
なってしまい、データエラー発生時に、外部論理装置が
どのデータがエラーであるか判別不可能となってしま
う。したがって、外部論理装置のデータ処理速度は、エ
ラー検出回路の処理速度に適合されねばならず、データ
処理装置の処理速度高速化が困難であった。
【０００８】本発明の目的は、データ又は命令の誤り判
断処理を、プロセッサのデータ処理速度に適合させ、デ
ータ又は命令の処理が高速化されたデータ処理装置を実
現することである。
断処理を、プロセッサのデータ処理速度に適合させ、デ
ータ又は命令の処理が高速化されたデータ処理装置を実
現することである。
【０００９】
【課題を解決するための手段】本発明は、上記目的を解
決するため、以下のように構成される。供給されるデー
タ又は命令を実行する命令実行部と、命令実行部から出
力されるアドレス信号をデコードし、出力するととも
に、冗長信号有効信号を出力するアドレスデコーダと、
データ及び命令を記憶し、データ又は命令読みだし時に
は、アドレスデコーダから出力されるアドレス信号に従
って、データ又は命令を出力するとともに、このデータ
又は命令の冗長信号を出力する記憶手段と、上記記憶手
段から出力されるデータ又は命令と、上記冗長信号とを
フェッチする命令フェッチ部と、上記命令フェッチ部に
フェッチされたデータ又は命令の２進化情報の１又は０
の合計数と、冗長信号と、アドレスデコーダから出力さ
れた冗長信号有効信号とに基づいて、データ又は命令が
使用可能か不可能かを示す偶奇判断結果信号を出力する
偶奇判断部と、偶奇判断部から出力される偶奇判断結果
信号に従って、命令フェッチ部にフェッチされたデータ
又は命令が使用可能か不可能かを判断し、使用可能の場
合には、上記データ又は命令をデコードし、上記命令実
行部に供給する命令デコード部と、を備える。
決するため、以下のように構成される。供給されるデー
タ又は命令を実行する命令実行部と、命令実行部から出
力されるアドレス信号をデコードし、出力するととも
に、冗長信号有効信号を出力するアドレスデコーダと、
データ及び命令を記憶し、データ又は命令読みだし時に
は、アドレスデコーダから出力されるアドレス信号に従
って、データ又は命令を出力するとともに、このデータ
又は命令の冗長信号を出力する記憶手段と、上記記憶手
段から出力されるデータ又は命令と、上記冗長信号とを
フェッチする命令フェッチ部と、上記命令フェッチ部に
フェッチされたデータ又は命令の２進化情報の１又は０
の合計数と、冗長信号と、アドレスデコーダから出力さ
れた冗長信号有効信号とに基づいて、データ又は命令が
使用可能か不可能かを示す偶奇判断結果信号を出力する
偶奇判断部と、偶奇判断部から出力される偶奇判断結果
信号に従って、命令フェッチ部にフェッチされたデータ
又は命令が使用可能か不可能かを判断し、使用可能の場
合には、上記データ又は命令をデコードし、上記命令実
行部に供給する命令デコード部と、を備える。
【００１０】また、供給されるデータ又は命令を実行す
る命令実行部と、命令実行部から出力されるアドレス信
号をデコードし、出力するアドレスデコーダと、データ
及び命令を記憶し、データ又は命令読みだし時には、ア
ドレスデコーダから出力されるアドレス信号に従って、
データ又は命令を出力するとともに、このデータ又は命
令の冗長信号を出力する記憶手段と、上記記憶手段から
出力されるデータ又は命令をフェッチする命令フェッチ
部と、上記記憶手段から出力されるデータ又は命令の２
進化情報の１又は０の合計数と、冗長信号とに基づい
て、データ又は命令が使用可能か不可能かを判断し、命
令フェッチ部の動作と同期して、データ又は命令が使用
可能か不可能かを示す判断信号を出力する判断部と、上
記判断部から出力される判断信号に従って、命令フェッ
チ部にフェッチされたデータ又は命令が使用可能か不可
能かを判断し、使用可能の場合には、上記データ又は命
令をデコードし、上記命令実行部に供給する命令デコー
ド部と、を備える。
る命令実行部と、命令実行部から出力されるアドレス信
号をデコードし、出力するアドレスデコーダと、データ
及び命令を記憶し、データ又は命令読みだし時には、ア
ドレスデコーダから出力されるアドレス信号に従って、
データ又は命令を出力するとともに、このデータ又は命
令の冗長信号を出力する記憶手段と、上記記憶手段から
出力されるデータ又は命令をフェッチする命令フェッチ
部と、上記記憶手段から出力されるデータ又は命令の２
進化情報の１又は０の合計数と、冗長信号とに基づい
て、データ又は命令が使用可能か不可能かを判断し、命
令フェッチ部の動作と同期して、データ又は命令が使用
可能か不可能かを示す判断信号を出力する判断部と、上
記判断部から出力される判断信号に従って、命令フェッ
チ部にフェッチされたデータ又は命令が使用可能か不可
能かを判断し、使用可能の場合には、上記データ又は命
令をデコードし、上記命令実行部に供給する命令デコー
ド部と、を備える。
【００１１】
【作用】偶奇判断部は、最初のサイクルにて、データ又
は命令が使用可能か不可能かを判断する。そして、次の
サイクルにおいて、データ又は命令の偶奇判断結果信号
を命令デコード部に供給する。このとき、命令デコード
部は、偶奇判断部が判断したデータ又は命令を対象とし
てデコードを行っているので、偶奇判断部の判断結果と
デコード部の対象データとが正しく対応する。以降、偶
奇判断部は、命令デコード部がデコードしているデータ
又は命令の偶奇判断結果信号をデコード部に供給する。
これにより、命令フェッチ部は、偶奇判断部の判断結果
を待たずしてデータ又は命令を次段の命令デコード部に
転送することができる。
は命令が使用可能か不可能かを判断する。そして、次の
サイクルにおいて、データ又は命令の偶奇判断結果信号
を命令デコード部に供給する。このとき、命令デコード
部は、偶奇判断部が判断したデータ又は命令を対象とし
てデコードを行っているので、偶奇判断部の判断結果と
デコード部の対象データとが正しく対応する。以降、偶
奇判断部は、命令デコード部がデコードしているデータ
又は命令の偶奇判断結果信号をデコード部に供給する。
これにより、命令フェッチ部は、偶奇判断部の判断結果
を待たずしてデータ又は命令を次段の命令デコード部に
転送することができる。
【００１２】
【実施例】図１は、本発明の一実施例であるデータ処理
装置の概略構成図である。図１において、プロセッサ１
０は、命令フェッチ段７と、命令デコード段８と、命令
実行段９と、偶奇判断回路１２と、を備えている。ま
た、１は、ＦＩＦＯ（First in first out）キャッシュ
メモリなどのメモリであり、このメモリ１には、プロセ
ッサ１０が動作するために必要なデ−タ又は命令が格納
されている。また、このメモリ１は、アドレスデコ−ダ
２から供給されるアドレス信号に従って、必要なデ−タ
又は命令の読みだし及び書き込みができるものである。
装置の概略構成図である。図１において、プロセッサ１
０は、命令フェッチ段７と、命令デコード段８と、命令
実行段９と、偶奇判断回路１２と、を備えている。ま
た、１は、ＦＩＦＯ（First in first out）キャッシュ
メモリなどのメモリであり、このメモリ１には、プロセ
ッサ１０が動作するために必要なデ−タ又は命令が格納
されている。また、このメモリ１は、アドレスデコ−ダ
２から供給されるアドレス信号に従って、必要なデ−タ
又は命令の読みだし及び書き込みができるものである。
【００１３】命令実行段９からアドレスバス３を介して
アドレス信号がアドレスデコーダ２に供給される。する
と、アドレスデコーダ２は、デコードしたアドレス信号
をメモリ１に供給するとともに、後述する冗長信号５が
有効か無効かを示すパリティ有効信号４を偶奇判断回路
１２に供給する。メモリ１は、供給されたアドレス信号
に対応するデータ又は命令を、データ及び命令バス６を
介して命令フェッチ段７に供給する。また、メモリ１
は，命令フェッチ段７に供給したデータ又は命令の冗長
信号５も命令フェッチ段７に供給する。
アドレス信号がアドレスデコーダ２に供給される。する
と、アドレスデコーダ２は、デコードしたアドレス信号
をメモリ１に供給するとともに、後述する冗長信号５が
有効か無効かを示すパリティ有効信号４を偶奇判断回路
１２に供給する。メモリ１は、供給されたアドレス信号
に対応するデータ又は命令を、データ及び命令バス６を
介して命令フェッチ段７に供給する。また、メモリ１
は，命令フェッチ段７に供給したデータ又は命令の冗長
信号５も命令フェッチ段７に供給する。
【００１４】命令フェッチ段７は、プロセッサ１０のパ
イプライン処理に同期して、データ又は命令と、冗長信
号５とをフェッチする。そして、命令フェッチ段７は、
フェッチしたデータ又は命令と、冗長信号５とを偶奇判
断回路１２に供給するとともに、データ又は命令を命令
デコード段８に供給する。偶奇判断回路１２は、データ
又は命令を構成する２進化情報の“１”又は“０”の数
と、冗長信号５の“１”又は“０”と、パリティ有効信
号４とからデータ又は命令が使用可能か不可能かを判断
する。そして、この判断結果を示す偶奇判断結果信号１
１を命令デコード段８に供給する。
イプライン処理に同期して、データ又は命令と、冗長信
号５とをフェッチする。そして、命令フェッチ段７は、
フェッチしたデータ又は命令と、冗長信号５とを偶奇判
断回路１２に供給するとともに、データ又は命令を命令
デコード段８に供給する。偶奇判断回路１２は、データ
又は命令を構成する２進化情報の“１”又は“０”の数
と、冗長信号５の“１”又は“０”と、パリティ有効信
号４とからデータ又は命令が使用可能か不可能かを判断
する。そして、この判断結果を示す偶奇判断結果信号１
１を命令デコード段８に供給する。
【００１５】命令デコード段８は、命令フェッチ段７か
ら供給されたデ−タ又は命令をデコードするとともに、
偶奇判断回路１２から供給された偶奇判断結果信号１１
により、デ−タ又は命令が使用可能か不可能かを判別す
る。データ又は命令が使用不可能であれば、デコード段
８は、デコードを停止する。データ又は命令が使用可能
であれば、命令デコード段８は、デコードしたデータ又
は命令を命令実行段９に供給する。そして、命令実行段
９は、命令デコード段８から供給されたデータ又は命令
に従ってプロセッサ１０を動作させる。
ら供給されたデ−タ又は命令をデコードするとともに、
偶奇判断回路１２から供給された偶奇判断結果信号１１
により、デ−タ又は命令が使用可能か不可能かを判別す
る。データ又は命令が使用不可能であれば、デコード段
８は、デコードを停止する。データ又は命令が使用可能
であれば、命令デコード段８は、デコードしたデータ又
は命令を命令実行段９に供給する。そして、命令実行段
９は、命令デコード段８から供給されたデータ又は命令
に従ってプロセッサ１０を動作させる。
【００１６】図２は、図１の例の動作タイムチャートで
ある。図２において、（Ａ）は、同期化クロック、
（Ｂ）は、アドレスバス３上のアドレス信号、（Ｃ）
は、バス６上のデータ、（Ｄ）は、冗長信号５を示す。
また、（Ｅ）は、命令フェッチ段７の動作、（Ｆ）は、
命令デコード段８の動作、（Ｇ）は、命令実行段９の動
作を示す。
ある。図２において、（Ａ）は、同期化クロック、
（Ｂ）は、アドレスバス３上のアドレス信号、（Ｃ）
は、バス６上のデータ、（Ｄ）は、冗長信号５を示す。
また、（Ｅ）は、命令フェッチ段７の動作、（Ｆ）は、
命令デコード段８の動作、（Ｇ）は、命令実行段９の動
作を示す。
【００１７】まず、時点Ｔo からＴ1 までの第１サイク
ルＳ１において、データＡと冗長信号αとが、命令フェ
ッチ段７にフェッチされる。次に、時点Ｔ1 からＴ2 ま
での第２サイクルＳ２において、データＢと冗長信号β
とが、命令フェッチ段７にフェッチされる。さらに、命
令デコード段８により、データＡがデコードされる。そ
して、時点Ｔ2 からＴ3 までの第３サイクルＳ３におい
て、データＣと冗長信号γとが、命令フェッチ段７にフ
ェッチされる。さらに、命令デコード段８により、デー
タＢがデコードされ、命令実行段９により、データＡの
処理が実行される。なお、２０は、プロセッサセットア
ップタイムである。
ルＳ１において、データＡと冗長信号αとが、命令フェ
ッチ段７にフェッチされる。次に、時点Ｔ1 からＴ2 ま
での第２サイクルＳ２において、データＢと冗長信号β
とが、命令フェッチ段７にフェッチされる。さらに、命
令デコード段８により、データＡがデコードされる。そ
して、時点Ｔ2 からＴ3 までの第３サイクルＳ３におい
て、データＣと冗長信号γとが、命令フェッチ段７にフ
ェッチされる。さらに、命令デコード段８により、デー
タＢがデコードされ、命令実行段９により、データＡの
処理が実行される。なお、２０は、プロセッサセットア
ップタイムである。
【００１８】ここで、偶奇判断回路１２の動作を説明す
る。偶奇判断回路１２は、第１サイクルＳ１にて、デー
タＡが使用可能か不可能かを判断する。そして、第２サ
イクルＳ２において、データＡの偶奇判断結果信号１１
を命令デコード段８に供給する。このとき、命令デコー
ド段８は、データＡを対象としてデコードを行っている
ので、対象とするデータは、上記偶奇判断結果信号１１
と一致している。以降、偶奇判断回路１２は、命令デコ
ード段８がデータＢをデコードしているときには、デー
タＢの偶奇判断結果信号１１を出力し、データＣのとき
には、データＣの偶奇判断結果信号１１を出力する。こ
れにより、プロセッサ１０は、上記第１、第２、第３サ
イクル、・・・に同期してデータ処理を実行することが
できる。
る。偶奇判断回路１２は、第１サイクルＳ１にて、デー
タＡが使用可能か不可能かを判断する。そして、第２サ
イクルＳ２において、データＡの偶奇判断結果信号１１
を命令デコード段８に供給する。このとき、命令デコー
ド段８は、データＡを対象としてデコードを行っている
ので、対象とするデータは、上記偶奇判断結果信号１１
と一致している。以降、偶奇判断回路１２は、命令デコ
ード段８がデータＢをデコードしているときには、デー
タＢの偶奇判断結果信号１１を出力し、データＣのとき
には、データＣの偶奇判断結果信号１１を出力する。こ
れにより、プロセッサ１０は、上記第１、第２、第３サ
イクル、・・・に同期してデータ処理を実行することが
できる。
【００１９】これに対して、図５の従来のデータ処理装
置を、図２のサイクルで動作させた場合を考えてみる。
図５の例の偶奇判断回路１２０は、第１サイクルＳ１に
て、データＡが使用可能か不可能かを判断する。そし
て、第２サイクルＳ２において、バスエラー信号１３０
を命令フェッチ段７０に供給する。このとき、命令フェ
ッチ段７０は、データＡではなく、データＢをフェッチ
している。このため、データＡの判断結果がデータＢの
判断結果とする誤った判断が行われてしまう。このた
め、命令フェッチ段７０は、第２サイクルまでデータＡ
を保持しておかねばならない。一方、図１の例の場合
は、第２サイクルにおいては、フェッチ段７は、データ
Ｂをフェッチすることができる。したがって、図１の例
のプロセッサ１０のデータ処理は、図５の例におけるプ
ロセッサ１００のデータ処理に比較して、大幅に高速化
されことが理解できる。
置を、図２のサイクルで動作させた場合を考えてみる。
図５の例の偶奇判断回路１２０は、第１サイクルＳ１に
て、データＡが使用可能か不可能かを判断する。そし
て、第２サイクルＳ２において、バスエラー信号１３０
を命令フェッチ段７０に供給する。このとき、命令フェ
ッチ段７０は、データＡではなく、データＢをフェッチ
している。このため、データＡの判断結果がデータＢの
判断結果とする誤った判断が行われてしまう。このた
め、命令フェッチ段７０は、第２サイクルまでデータＡ
を保持しておかねばならない。一方、図１の例の場合
は、第２サイクルにおいては、フェッチ段７は、データ
Ｂをフェッチすることができる。したがって、図１の例
のプロセッサ１０のデータ処理は、図５の例におけるプ
ロセッサ１００のデータ処理に比較して、大幅に高速化
されことが理解できる。
【００２０】以上のように、本発明の一実施例によれ
ば、データ又は命令の誤り判断処理を、プロセッサのデ
ータ処理速度に適合させ、データ又は命令の処理が高速
化されたデータ処理装置を実現することができる。
ば、データ又は命令の誤り判断処理を、プロセッサのデ
ータ処理速度に適合させ、データ又は命令の処理が高速
化されたデータ処理装置を実現することができる。
【００２１】図３は、本発明の他の実施例であるデータ
処理装置の概略構成図であり、図１の例と同等なものに
は同一の符号が付されている。図３において、メモリ１
からの冗長信号５は、外部判断回路１５の偶奇判断回路
１２に供給される。この偶奇判断回路１２には、データ
及び命令バス６からデータ又は命令も供給されている。
そして、この偶奇判断回路１２の判断信号はアンド回路
１３の一方の入力端に供給される。アンド回路１３の他
方の入力端には、命令フェッチ段７からのリードライト
信号１４０が供給される。冗長信号が使用不可能の場合
には、アンド回路１９からバスエラー信号１３が同期回
路１８に供給される。この同期回路１８には、命令フェ
ッチ段７からの同期化信号１７も供給される。そして、
この同期回路１８により、プロセッサ１０の動作に同期
した同期化エラー信号１６が命令デコード段８に供給さ
れる。
処理装置の概略構成図であり、図１の例と同等なものに
は同一の符号が付されている。図３において、メモリ１
からの冗長信号５は、外部判断回路１５の偶奇判断回路
１２に供給される。この偶奇判断回路１２には、データ
及び命令バス６からデータ又は命令も供給されている。
そして、この偶奇判断回路１２の判断信号はアンド回路
１３の一方の入力端に供給される。アンド回路１３の他
方の入力端には、命令フェッチ段７からのリードライト
信号１４０が供給される。冗長信号が使用不可能の場合
には、アンド回路１９からバスエラー信号１３が同期回
路１８に供給される。この同期回路１８には、命令フェ
ッチ段７からの同期化信号１７も供給される。そして、
この同期回路１８により、プロセッサ１０の動作に同期
した同期化エラー信号１６が命令デコード段８に供給さ
れる。
【００２２】図４は、図３の例の動作タイムチャートで
ある。図４において、（Ａ）は、同期化クロック、
（Ｂ）は、アドレスバス３上のアドレス信号、（Ｃ）
は、バス６上のデータ、（Ｄ）は、冗長信号５を示す。
また、（Ｅ）は、同期化エラー信号１６、（Ｆ）は、命
令フェッチ段７の動作、（Ｇ）は、命令デコード段８の
動作、（Ｈ）は、命令実行段９の動作を示す。
ある。図４において、（Ａ）は、同期化クロック、
（Ｂ）は、アドレスバス３上のアドレス信号、（Ｃ）
は、バス６上のデータ、（Ｄ）は、冗長信号５を示す。
また、（Ｅ）は、同期化エラー信号１６、（Ｆ）は、命
令フェッチ段７の動作、（Ｇ）は、命令デコード段８の
動作、（Ｈ）は、命令実行段９の動作を示す。
【００２３】まず、時点Ｔo からＴ1 までの第１サイク
ルＳ１において、データＡが、命令フェッチ段７にフェ
ッチされる。次に、時点Ｔ1 からＴ2 までの第２サイク
ルＳ２において、データＢが、命令フェッチ段７にフェ
ッチされる。さらに、命令デコード段８により、データ
Ａがデコードされる。そして、時点Ｔ2 からＴ3 までの
第３サイクルＳ３において、データＣが、命令フェッチ
段７にフェッチされる。さらに、命令デコード段８によ
り、データＢがデコードされ、命令実行段９により、デ
ータＡの処理が実行される。なお、２０は、プロセッサ
セットアップタイムである。
ルＳ１において、データＡが、命令フェッチ段７にフェ
ッチされる。次に、時点Ｔ1 からＴ2 までの第２サイク
ルＳ２において、データＢが、命令フェッチ段７にフェ
ッチされる。さらに、命令デコード段８により、データ
Ａがデコードされる。そして、時点Ｔ2 からＴ3 までの
第３サイクルＳ３において、データＣが、命令フェッチ
段７にフェッチされる。さらに、命令デコード段８によ
り、データＢがデコードされ、命令実行段９により、デ
ータＡの処理が実行される。なお、２０は、プロセッサ
セットアップタイムである。
【００２４】ここで、外部判断回路１５の動作を説明す
る。第１サイクルＳ１にて、偶奇判断回路１２は、デー
タＡが使用可能か不可能かを判断し、バスエラー信号１
３が同期回路１８に供給される。そして、第２サイクル
Ｓ２において、同期回路１８は、同期化エラー信号１６
（Ａ・α）を命令デコード段８に供給する。このとき、
命令デコード段８は、データＡを対象としてデコードを
行っているので、上記同期化エラー信号１６の対象であ
るデータと一致している。以降、外部判断回路１５は、
命令デコード段８がデータＢをデコードしているときに
は、データＢの同期化エラー信号１６（Ｂ・β）を出力
し、データＣのときには、データＣの同期化エラー信号
１６（Ｃ・γ）を出力する。これにより、プロセッサ１
０は、上記第１、第２、第３サイクル、・・・に同期し
てデータ処理を実行することができる。上述した図３の
例においても、図１の例と同様な効果を得ることができ
る。
る。第１サイクルＳ１にて、偶奇判断回路１２は、デー
タＡが使用可能か不可能かを判断し、バスエラー信号１
３が同期回路１８に供給される。そして、第２サイクル
Ｓ２において、同期回路１８は、同期化エラー信号１６
（Ａ・α）を命令デコード段８に供給する。このとき、
命令デコード段８は、データＡを対象としてデコードを
行っているので、上記同期化エラー信号１６の対象であ
るデータと一致している。以降、外部判断回路１５は、
命令デコード段８がデータＢをデコードしているときに
は、データＢの同期化エラー信号１６（Ｂ・β）を出力
し、データＣのときには、データＣの同期化エラー信号
１６（Ｃ・γ）を出力する。これにより、プロセッサ１
０は、上記第１、第２、第３サイクル、・・・に同期し
てデータ処理を実行することができる。上述した図３の
例においても、図１の例と同様な効果を得ることができ
る。
【００２５】上述した例においては、データ又は命令の
読みだし時について説明したが、メモリ１へのデータ又
は命令の書き込みも行うことができる。つまり、図１及
び図３の例において、命令フェッチ段７から書き込むべ
きデータ又は命令と、その冗長信号とがバス６を介して
メモリ１に供給される。そして、メモリ１は、アドレス
デコーダ２から供給されたアドレスに上記データ又は命
令と、その冗長信号とを記憶するものである。
読みだし時について説明したが、メモリ１へのデータ又
は命令の書き込みも行うことができる。つまり、図１及
び図３の例において、命令フェッチ段７から書き込むべ
きデータ又は命令と、その冗長信号とがバス６を介して
メモリ１に供給される。そして、メモリ１は、アドレス
デコーダ２から供給されたアドレスに上記データ又は命
令と、その冗長信号とを記憶するものである。
【００２６】なお、上述した本発明のデータ処理装置
は、例えば、ＭＲＩ装置における画像処理等、その他多
くのものに適用することができる。特に、ＭＲＩ装置に
おける画像処理に適用した場合には、画像処理を高速化
でき、検査時間の短縮化を図ることができる。
は、例えば、ＭＲＩ装置における画像処理等、その他多
くのものに適用することができる。特に、ＭＲＩ装置に
おける画像処理に適用した場合には、画像処理を高速化
でき、検査時間の短縮化を図ることができる。
【００２７】
【発明の効果】本発明は、以上のように構成されている
ので、以下のような効果がある。命令実行部と、アドレ
ス信号をデコードするとともに、冗長信号有効信号を出
力するアドレスデコーダと、アドレスデコーダからのア
ドレス信号に従って、データ又は命令を出力するととも
に、冗長信号を出力する記憶手段と、記憶手段からのデ
ータ又は命令と、冗長信号とをフェッチする命令フェッ
チ部と、命令フェッチ部にフェッチされたデータ又は命
令の２進化情報の１又は０の合計数と、冗長信号と、ア
ドレスデコーダからの冗長信号有効信号とに基づいて、
データ又は命令が使用可か否かを示す偶奇判断結果信号
を出力する偶奇判断部と、偶奇判断部からの偶奇判断結
果信号に従って、フェッチ部にフェッチされたデータ又
は命令が使用可か否かを判断し、使用可の場合には、デ
ータ又は命令をデコードし、命令実行部に供給する命令
デコード部と、を備える。したがって、データ又は命令
の誤り判断処理を、プロセッサのデータ処理速度に適合
させることができ、データ又は命令の処理が高速化され
たデータ処理装置を実現することができる。
ので、以下のような効果がある。命令実行部と、アドレ
ス信号をデコードするとともに、冗長信号有効信号を出
力するアドレスデコーダと、アドレスデコーダからのア
ドレス信号に従って、データ又は命令を出力するととも
に、冗長信号を出力する記憶手段と、記憶手段からのデ
ータ又は命令と、冗長信号とをフェッチする命令フェッ
チ部と、命令フェッチ部にフェッチされたデータ又は命
令の２進化情報の１又は０の合計数と、冗長信号と、ア
ドレスデコーダからの冗長信号有効信号とに基づいて、
データ又は命令が使用可か否かを示す偶奇判断結果信号
を出力する偶奇判断部と、偶奇判断部からの偶奇判断結
果信号に従って、フェッチ部にフェッチされたデータ又
は命令が使用可か否かを判断し、使用可の場合には、デ
ータ又は命令をデコードし、命令実行部に供給する命令
デコード部と、を備える。したがって、データ又は命令
の誤り判断処理を、プロセッサのデータ処理速度に適合
させることができ、データ又は命令の処理が高速化され
たデータ処理装置を実現することができる。
【００２８】また、本発明は、命令実行部と、命令実行
部からのアドレス信号をデコードし、出力するアドレス
デコーダと、アドレスデコーダからのアドレス信号に従
って、データ又は命令と冗長信号とを出力する記憶手段
と、記憶手段からのデータ又は命令をフェッチする命令
フェッチ部と、記憶手段からのデータ又は命令の２進化
情報の１又は０の合計数と冗長信号とに基づいて、デー
タ又は命令が使用可か否かを判断し、命令フェッチ部に
同期して、データ又は命令が使用可か否かを示す判断信
号を出力する判断部と、判断部からの判断信号に従っ
て、命令フェッチ部にフェッチされたデータ又は命令が
使用可か否かを判断し、使用可の場合には、データ又は
命令をデコードし、命令実行部に供給する命令デコード
部と、を備える。したがって、上述と同様に、データ又
は命令の誤り判断処理を、プロセッサのデータ処理速度
に適合させることができ、データ又は命令の処理が高速
化されたデータ処理装置を実現することができる。
部からのアドレス信号をデコードし、出力するアドレス
デコーダと、アドレスデコーダからのアドレス信号に従
って、データ又は命令と冗長信号とを出力する記憶手段
と、記憶手段からのデータ又は命令をフェッチする命令
フェッチ部と、記憶手段からのデータ又は命令の２進化
情報の１又は０の合計数と冗長信号とに基づいて、デー
タ又は命令が使用可か否かを判断し、命令フェッチ部に
同期して、データ又は命令が使用可か否かを示す判断信
号を出力する判断部と、判断部からの判断信号に従っ
て、命令フェッチ部にフェッチされたデータ又は命令が
使用可か否かを判断し、使用可の場合には、データ又は
命令をデコードし、命令実行部に供給する命令デコード
部と、を備える。したがって、上述と同様に、データ又
は命令の誤り判断処理を、プロセッサのデータ処理速度
に適合させることができ、データ又は命令の処理が高速
化されたデータ処理装置を実現することができる。
【図１】本発明の一実施例の概略構成図である。
【図２】図１の例の動作タイムチャートである。
【図３】本発明の他の実施例の概略構成図である。
【図４】図３の例の動作タイムチャートである。
【図５】データ処理装置の従来例の概略構成図である。
【図６】偶奇判断回路の一例の回路図である。
１ メモリ ２ アドレスレコーダ ３ アドレスバス ４ 冗長信号有効信号 ５ 冗長信号 ６ データ及び命令バス ７ 命令フェッチ段 ８ 命令デコード段 ９ 命令実行段 １０ プロセッサ １１ 偶奇判断結果信号 １２ 偶奇判断回路 １３ バスエラー信号 １５ 外部判断回路 １６ 同期化エラー信号 １７ 同期化信号 １８ 同期回路
Claims (3)
- 【請求項１】 供給されるデータ又は命令を実行する命
令実行部と、 命令実行部から出力されるアドレス信号をデコードし、
出力するとともに、冗長信号有効信号を出力するアドレ
スデコーダと、 データ及び命令を記憶し、データ又は命令読みだし時に
は、アドレスデコーダから出力されるアドレス信号に従
って、データ又は命令を出力するとともに、このデータ
又は命令の冗長信号を出力する記憶手段と、 上記記憶手段から出力されるデータ又は命令と、上記冗
長信号とをフェッチする命令フェッチ部と、 上記命令フェッチ部にフェッチされたデータ又は命令の
２進化情報の１又は０の合計数と、冗長信号と、アドレ
スデコーダから出力された冗長信号有効信号とに基づい
て、データ又は命令が使用可能か不可能かを示す偶奇判
断結果信号を出力する偶奇判断部と、 偶奇判断部から出力される偶奇判断結果信号に従って、
命令フェッチ部にフェッチされたデータ又は命令が使用
可能か不可能かを判断し、使用可能の場合には、上記デ
ータ又は命令をデコードし、上記命令実行部に供給する
命令デコード部と、 を備えることを特徴とするデータ
処理装置。 - 【請求項２】 供給されるデータ又は命令を実行する命
令実行部と、 命令実行部から出力されるアドレス信号をデコードし、
出力するアドレスデコーダと、 データ及び命令を記憶し、データ又は命令読みだし時に
は、アドレスデコーダから出力されるアドレス信号に従
って、データ又は命令を出力するとともに、このデータ
又は命令の冗長信号を出力する記憶手段と、 上記記憶手段から出力されるデータ又は命令をフェッチ
する命令フェッチ部と、 上記記憶手段から出力されるデータ又は命令の２進化情
報の１又は０の合計数と、冗長信号とに基づいて、デー
タ又は命令が使用可能か不可能かを判断し、命令フェッ
チ部の動作と同期して、データ又は命令が使用可能か不
可能かを示す判断信号を出力する判断部と、 上記判断部から出力される判断信号に従って、命令フェ
ッチ部にフェッチされたデータ又は命令が使用可能か不
可能かを判断し、使用可能の場合には、上記データ又は
命令をデコードし、上記命令実行部に供給する命令デコ
ード部と、 を備えることを特徴とするデータ処理装
置。 - 【請求項３】 請求項１又は請求項２記載のデータ処理
装置において、データ又は命令書き込み時には、命令フ
ェッチ部から上記記憶手段にデータ又は命令とこのデー
タ又は命令の冗長信号とを上記記憶手段に供給し、この
記憶手段は，供給されたデータ又は命令と冗長信号と
を、アドレスデコーダからのアドレス信号が示すアドレ
スに記憶することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18706392A JPH0635695A (ja) | 1992-07-14 | 1992-07-14 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18706392A JPH0635695A (ja) | 1992-07-14 | 1992-07-14 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635695A true JPH0635695A (ja) | 1994-02-10 |
Family
ID=16199505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18706392A Pending JPH0635695A (ja) | 1992-07-14 | 1992-07-14 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185176B2 (en) | 2002-06-03 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd, | Processor executing SIMD instructions |
-
1992
- 1992-07-14 JP JP18706392A patent/JPH0635695A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7185176B2 (en) | 2002-06-03 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd, | Processor executing SIMD instructions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
| US7146490B2 (en) | Processing system and method for efficiently enabling detection of data hazards for long latency instructions | |
| EP0223150B1 (en) | Information processing apparatus | |
| JPH05342084A (ja) | データ記憶装置及びデータ記憶方法 | |
| US5421026A (en) | Data processor for processing instruction after conditional branch instruction at high speed | |
| JPH0635695A (ja) | データ処理装置 | |
| JPH11110214A (ja) | 命令制御システム及びその方法 | |
| US5151993A (en) | Data processor performing operation on data having length shorter than one-word length | |
| US6425047B1 (en) | Process containing address decoders suited to improvements in clock speed | |
| JP2004510248A (ja) | ソフトウェアおよびハードウェアのループ圧縮を有するｆｉｆｏ書込み／ｌｉｆｏ読取り追跡バッファ | |
| JP2894438B2 (ja) | パイプライン処理装置 | |
| JPH0950376A (ja) | データ処理装置 | |
| JP3569811B2 (ja) | パイプライン処理機能を有するデータ処理装置 | |
| JPH06131180A (ja) | 命令処理方式および命令処理装置 | |
| JPH05181742A (ja) | ストアマージ制御方式 | |
| JP2005010995A (ja) | マルチプロセッサシステム及びそのライトバックの障害処理方法 | |
| JP2000020309A (ja) | デジタルシグナルプロセッサ | |
| US5479165A (en) | Two-dimensional coding apparatus | |
| JP3242474B2 (ja) | データ処理装置 | |
| JP3476314B2 (ja) | マイクロプロセッサ | |
| JPH0248733A (ja) | 情報処理装置 | |
| JP2636513B2 (ja) | 記憶装置および方法 | |
| JPH0540629A (ja) | 情報処理装置 | |
| JPH07219771A (ja) | 命令プロセッサ | |
| JPH0784827A (ja) | トレース装置 |