JPH0637274A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0637274A JPH0637274A JP4209710A JP20971092A JPH0637274A JP H0637274 A JPH0637274 A JP H0637274A JP 4209710 A JP4209710 A JP 4209710A JP 20971092 A JP20971092 A JP 20971092A JP H0637274 A JPH0637274 A JP H0637274A
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- Japan
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- film
- silicon dioxide
- memory device
- semiconductor memory
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 フィン部を形成するポリシリコンの下部電極
を同時に形成することにより容量の安定化を図り、且つ
工程数を減少することにより製造を容易化する半導体記
憶装置の製造方法を提供する。 【構成】 不純物濃度が異なる二酸化シリコン膜７，
８，９を順次重ねて成膜する工程と、二酸化シリコン膜
７，８，９の所定部位に微細加工法によりコンタクト孔
１０を開口する工程と、開口部１０に対してフッ酸系の
ウェットエッチングを行う工程と、このエッチング箇所
に導電膜１３を成膜する工程と、を設けたものである。
また、二酸化シリコン膜７，８，９の成膜前に窒化シリ
コン膜６を成膜する工程を含んでいる。
を同時に形成することにより容量の安定化を図り、且つ
工程数を減少することにより製造を容易化する半導体記
憶装置の製造方法を提供する。 【構成】 不純物濃度が異なる二酸化シリコン膜７，
８，９を順次重ねて成膜する工程と、二酸化シリコン膜
７，８，９の所定部位に微細加工法によりコンタクト孔
１０を開口する工程と、開口部１０に対してフッ酸系の
ウェットエッチングを行う工程と、このエッチング箇所
に導電膜１３を成膜する工程と、を設けたものである。
また、二酸化シリコン膜７，８，９の成膜前に窒化シリ
コン膜６を成膜する工程を含んでいる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置、特
にダイナミック・ランダムアクセスメモリ、即ちＤＲＡ
Ｍ（Dynamic Random Access Memory）と呼ばれるメモリ
装置に係り、このうちフィン型キャパシタを有する半導
体記憶装置の製造方法に関する。
にダイナミック・ランダムアクセスメモリ、即ちＤＲＡ
Ｍ（Dynamic Random Access Memory）と呼ばれるメモリ
装置に係り、このうちフィン型キャパシタを有する半導
体記憶装置の製造方法に関する。
【０００２】
【従来の技術】この種半導体装置は、例えば特開平１−
１２２１４９号公報により知られている。ここで、従来
のフィン型キャパシタを有するＤＲＡＭの製造方法を図
１１乃至図１４により説明する。先ず図１１において、
シリコン基板３１上にＬＯＣＯＳ法により、素子分離膜
３２とゲート絶縁膜３４及びゲート電極３３とを形成し
た後、ソース／ドレイン拡散層３５が自己整合的に形成
される。この後、窒化シリコン膜３６，二酸化シリコン
膜３７，ポリシリコン膜３８及び二酸化シリコン膜３９
が順次形成される。
１２２１４９号公報により知られている。ここで、従来
のフィン型キャパシタを有するＤＲＡＭの製造方法を図
１１乃至図１４により説明する。先ず図１１において、
シリコン基板３１上にＬＯＣＯＳ法により、素子分離膜
３２とゲート絶縁膜３４及びゲート電極３３とを形成し
た後、ソース／ドレイン拡散層３５が自己整合的に形成
される。この後、窒化シリコン膜３６，二酸化シリコン
膜３７，ポリシリコン膜３８及び二酸化シリコン膜３９
が順次形成される。
【０００３】次に、図１２に示されるように、微細加工
法によりコンタクト孔４０を開口した後に、再びポリシ
リコン膜４１を成膜させる。この後、同時に上記ポリシ
リコン膜３８，４１と二酸化シリコン膜３７，３９をパ
ターニングした後に、ＨＦ（フッ化水素）系の溶液に浸
漬することにより余分な二酸化シリコン膜３７，３９が
除去されて図１３に示されるような形状が得られる。さ
らに、ＣＶＤ法により図１４に示したように、キャパシ
タ誘電体膜４２と上部電極のポリシリコン膜４３を順次
成膜させる。そして層間絶縁膜，コンタクト孔及び金属
配線を形成することにより、最終的なデバイスとして形
成される。
法によりコンタクト孔４０を開口した後に、再びポリシ
リコン膜４１を成膜させる。この後、同時に上記ポリシ
リコン膜３８，４１と二酸化シリコン膜３７，３９をパ
ターニングした後に、ＨＦ（フッ化水素）系の溶液に浸
漬することにより余分な二酸化シリコン膜３７，３９が
除去されて図１３に示されるような形状が得られる。さ
らに、ＣＶＤ法により図１４に示したように、キャパシ
タ誘電体膜４２と上部電極のポリシリコン膜４３を順次
成膜させる。そして層間絶縁膜，コンタクト孔及び金属
配線を形成することにより、最終的なデバイスとして形
成される。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来のフィン型キャパシタを有するＤＲＡＭでは、製造
工程数が多くかかる。その上、ポリシリコン膜３８，４
１と二酸化シリコン膜３７，３９を同時にエッチング除
去する工程やコンタクト孔４０の開口後のＣＶＤ法によ
るポリシリコン膜の成膜時において、フィン部との電気
的接合不良が発生し、キャパシタ容量が不安定になる等
の問題があった。
従来のフィン型キャパシタを有するＤＲＡＭでは、製造
工程数が多くかかる。その上、ポリシリコン膜３８，４
１と二酸化シリコン膜３７，３９を同時にエッチング除
去する工程やコンタクト孔４０の開口後のＣＶＤ法によ
るポリシリコン膜の成膜時において、フィン部との電気
的接合不良が発生し、キャパシタ容量が不安定になる等
の問題があった。
【０００５】そこで、本発明は、フィン部を形成するポ
リシリコンの下部電極を同時に形成することにより容量
の安定化を図り、且つ工程数を減少することにより製造
を容易化する半導体記憶装置の製造方法を提供すること
を目的とする。
リシリコンの下部電極を同時に形成することにより容量
の安定化を図り、且つ工程数を減少することにより製造
を容易化する半導体記憶装置の製造方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、不純物濃度が異なる二酸化シリコン膜を
順次重ねて成膜する工程と、上記二酸化シリコン膜の所
定部位に微細加工法によりコンタクト孔を開口する工程
と、この開口部に対してフッ酸系のウェットエッチング
を行う工程と、エッチング箇所に導電膜を成膜する工程
と、を設けたものである。
の製造方法は、不純物濃度が異なる二酸化シリコン膜を
順次重ねて成膜する工程と、上記二酸化シリコン膜の所
定部位に微細加工法によりコンタクト孔を開口する工程
と、この開口部に対してフッ酸系のウェットエッチング
を行う工程と、エッチング箇所に導電膜を成膜する工程
と、を設けたものである。
【０００７】
【作用】本発明方法によれば、パターニングを行うホト
リソ／エッチングの微細加工工程が一度で済むことと下
部電極であるポリシリコン膜の成膜工程が一度で済むこ
ととにより、工程数が減少すると共に、より一層安定し
た特性と歩留りを確保することができる。また、ポリシ
リコン膜を一度で成膜することにより、下部電極が一体
化するので、電気的接合不良をなくすることができる。
従って、容量的特性，歩留りの双方を向上させることが
できる。
リソ／エッチングの微細加工工程が一度で済むことと下
部電極であるポリシリコン膜の成膜工程が一度で済むこ
ととにより、工程数が減少すると共に、より一層安定し
た特性と歩留りを確保することができる。また、ポリシ
リコン膜を一度で成膜することにより、下部電極が一体
化するので、電気的接合不良をなくすることができる。
従って、容量的特性，歩留りの双方を向上させることが
できる。
【０００８】
【実施例】以下、図１乃至図１０に基づき、本発明によ
る半導体記憶装置の製造方法の一実施例を説明する。図
１乃至図１０は本発明方法による製造工程を示している
が、先ず図１において、例えばＰ型で比抵抗２〜３０Ω
ｃｍのシリコン半導体基板１上に素子分離を行って素子
分離領域２を形成する。次に、熱酸化法により例えば温
度８５０〜１０００℃の水蒸気雰囲気中で、ゲート酸化
膜４を厚さ１５０〜５００Åに形成した後、ＣＶＤ法に
よりゲート電極３として用いるポリシリコン薄膜を厚さ
１５００〜４０００Å程度に成膜する。この後、上記ポ
リシリコン膜中に熱拡散法を用いてＰ（燐），Ｂ（ボロ
ン）等の不純物を拡散させる。次いで、微細加工法によ
りパターン成形が行われる。
る半導体記憶装置の製造方法の一実施例を説明する。図
１乃至図１０は本発明方法による製造工程を示している
が、先ず図１において、例えばＰ型で比抵抗２〜３０Ω
ｃｍのシリコン半導体基板１上に素子分離を行って素子
分離領域２を形成する。次に、熱酸化法により例えば温
度８５０〜１０００℃の水蒸気雰囲気中で、ゲート酸化
膜４を厚さ１５０〜５００Åに形成した後、ＣＶＤ法に
よりゲート電極３として用いるポリシリコン薄膜を厚さ
１５００〜４０００Å程度に成膜する。この後、上記ポ
リシリコン膜中に熱拡散法を用いてＰ（燐），Ｂ（ボロ
ン）等の不純物を拡散させる。次いで、微細加工法によ
りパターン成形が行われる。
【０００９】さらに、イオン注入法により自己整合的に
ソース／ドレイン拡散層５を形成する。このソース／ド
レイン拡散層５は、１×１０19〜１×１０21atoms ／ｃ
ｍ3程度の表面濃度のＡｓ（砒素）又はＰにより形成さ
れる。また上記ソース／ドレイン拡散層５の深さは０．
２〜０．５μｍ程度であればよい。
ソース／ドレイン拡散層５を形成する。このソース／ド
レイン拡散層５は、１×１０19〜１×１０21atoms ／ｃ
ｍ3程度の表面濃度のＡｓ（砒素）又はＰにより形成さ
れる。また上記ソース／ドレイン拡散層５の深さは０．
２〜０．５μｍ程度であればよい。
【００１０】図２において、ゲート電極３との絶縁を図
るために、ＣＶＤ法により厚さ５００〜２０００Å程度
の窒化シリコン膜６が形成される。
るために、ＣＶＤ法により厚さ５００〜２０００Å程度
の窒化シリコン膜６が形成される。
【００１１】図３において、ＣＶＤ法により二酸化シリ
コン薄膜７とＢ及び／又はＰの不純物を含んだ二酸化シ
リコン薄膜８（濃度１０〜２５ｗｔ％）が形成される。
さらに、二酸化シリコン薄膜９を順次堆積させるが、こ
れらの膜厚はそれぞれ５００〜２０００Å程度である。
なお、上記と同様な膜の組み合わせで再び堆積させれ
ば、後述するフィンを数枚形成することが可能になる。
この後、微細加工法によりホトレジスト膜１１にコンタ
クト孔１０が開口される。
コン薄膜７とＢ及び／又はＰの不純物を含んだ二酸化シ
リコン薄膜８（濃度１０〜２５ｗｔ％）が形成される。
さらに、二酸化シリコン薄膜９を順次堆積させるが、こ
れらの膜厚はそれぞれ５００〜２０００Å程度である。
なお、上記と同様な膜の組み合わせで再び堆積させれ
ば、後述するフィンを数枚形成することが可能になる。
この後、微細加工法によりホトレジスト膜１１にコンタ
クト孔１０が開口される。
【００１２】図４において、上記コンタクト孔１０の開
口のために用いたホトレジスト膜１１を用いて、ＨＦ酸
のエッチャントに浸漬することによりエッチングが行わ
れる。この場合、二酸化シリコン膜７，９と不純物を含
有した二酸化シリコン膜８とはエッチングレートが相違
するため、上記二酸化シリコン膜８の部分のみがオーバ
エッチされて、そこに穴１２が形成されるので実質的に
コンタクト孔１０が拡大される。
口のために用いたホトレジスト膜１１を用いて、ＨＦ酸
のエッチャントに浸漬することによりエッチングが行わ
れる。この場合、二酸化シリコン膜７，９と不純物を含
有した二酸化シリコン膜８とはエッチングレートが相違
するため、上記二酸化シリコン膜８の部分のみがオーバ
エッチされて、そこに穴１２が形成されるので実質的に
コンタクト孔１０が拡大される。
【００１３】図５において、ＣＶＤ法により、コンタク
ト孔１０及び上記穴１２が十分に埋められるように、ポ
リシリコン導電膜１３が堆積される。
ト孔１０及び上記穴１２が十分に埋められるように、ポ
リシリコン導電膜１３が堆積される。
【００１４】図６において、上記ポリシリコン導電膜１
３の堆積後、ＲＩＥ法（異方性エッチング）により、該
ポリシリコン導電膜１３はエッチバックされる。
３の堆積後、ＲＩＥ法（異方性エッチング）により、該
ポリシリコン導電膜１３はエッチバックされる。
【００１５】図７において、再びＨＦ酸液による浸漬処
理を行い、各二酸化シリコン膜７，８及び９が除去され
る。そして上記ポリシリコン導電膜１３の低抵抗化を図
るために、熱拡散法によりＰを不純物拡散させる。
理を行い、各二酸化シリコン膜７，８及び９が除去され
る。そして上記ポリシリコン導電膜１３の低抵抗化を図
るために、熱拡散法によりＰを不純物拡散させる。
【００１６】図８において、ＯＮＯ膜（二酸化シリコン
膜−窒化シリコン膜−二酸化シリコン膜）１４を熱酸化
法及びＣＶＤ法により順次形成する。ＯＮＯ膜１４の膜
厚は合計で５０〜１００Å程度にするが、このＯＮＯ膜
１４の成膜後、ＣＶＤ法によりポリシリコン膜１５を厚
さ１５００〜２０００Å程度で堆積させ、更に熱拡散法
によりＰの不純物拡散を行う。
膜−窒化シリコン膜−二酸化シリコン膜）１４を熱酸化
法及びＣＶＤ法により順次形成する。ＯＮＯ膜１４の膜
厚は合計で５０〜１００Å程度にするが、このＯＮＯ膜
１４の成膜後、ＣＶＤ法によりポリシリコン膜１５を厚
さ１５００〜２０００Å程度で堆積させ、更に熱拡散法
によりＰの不純物拡散を行う。
【００１７】なおここで、以上の工程によりフィン型の
キャパシタを形成することができるが、前述したように
図３の状態の上に更に、不純物含有二酸化シリコン薄膜
と二酸化シリコン薄膜を堆積させることにより、複数の
フィン１３′（ポリシリコン導電膜）を形成することが
できる（図１０参照）。
キャパシタを形成することができるが、前述したように
図３の状態の上に更に、不純物含有二酸化シリコン薄膜
と二酸化シリコン薄膜を堆積させることにより、複数の
フィン１３′（ポリシリコン導電膜）を形成することが
できる（図１０参照）。
【００１８】次に図９において、上記ポリシリコン膜１
５の堆積後、層間絶縁膜１６，コンタクト孔１７及び金
属配線１８を順次形成することにより、メモリーセルの
ユニットが構成される。
５の堆積後、層間絶縁膜１６，コンタクト孔１７及び金
属配線１８を順次形成することにより、メモリーセルの
ユニットが構成される。
【００１９】
【発明の効果】上述したように本発明によれば、製造工
程数を減少して量産性を向上させ、且つ形状的，電気的
に不安定な工程を採用しないようにしたことにより、歩
留りを一層向上させることができる。また、信頼性に優
れた半導体記憶装置を実現し得る製造方法を提供するこ
とができる。
程数を減少して量産性を向上させ、且つ形状的，電気的
に不安定な工程を採用しないようにしたことにより、歩
留りを一層向上させることができる。また、信頼性に優
れた半導体記憶装置を実現し得る製造方法を提供するこ
とができる。
【図１】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図２】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図３】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図４】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図５】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図６】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図７】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図８】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図９】本発明の一実施例による半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１０】本発明の別の実施例により製造した半導体記
憶装置の構成を示す断面図である。
憶装置の構成を示す断面図である。
【図１１】従来の半導体装置の製造方法に係る製造工程
を示す断面図である。
を示す断面図である。
【図１２】従来の半導体装置の製造方法に係る製造工程
を示す断面図である。
を示す断面図である。
【図１３】従来の半導体装置の製造方法に係る製造工程
を示す断面図である。
を示す断面図である。
【図１４】従来の半導体装置の製造方法に係る製造工程
を示す断面図である。
を示す断面図である。
１ シリコン基板 ２ 素子分離領域 ３ ゲート電極 ４ ゲート酸化膜 ５ ソース／ドレイン拡散層 ６ 窒化シリコン膜 ７，８，９ 二酸化シリコン薄膜 １０ コンタクト孔 １１ ホトレジスト膜 １２ 穴 １３ ポリシリコン導電膜 １４ ＯＮＯ膜 １５ ポリシリコン膜 １６ 層間絶縁膜 １７ コンタクト孔 １８ 金属配線
Claims (2)
- 【請求項１】 ダイナミック・ランダムアクセスメモリ
のキャパシタ構造がフィン型を有する半導体記憶装置の
製造方法において、 不純物濃度が異なる二酸化シリコン膜を順次重ねて成膜
する工程と、 上記二酸化シリコン膜の所定部位に微細加工法によりコ
ンタクト孔を開口する工程と、 上記開口部に対してフッ酸系のウェットエッチングを行
う工程と、 上記エッチング箇所に導電膜を成膜する工程と、を含む
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 二酸化シリコン膜の成膜前に窒化シリコ
ン膜を成膜する工程を含むことを特徴とする請求項１に
記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209710A JPH0637274A (ja) | 1992-07-14 | 1992-07-14 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209710A JPH0637274A (ja) | 1992-07-14 | 1992-07-14 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637274A true JPH0637274A (ja) | 1994-02-10 |
Family
ID=16577366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209710A Withdrawn JPH0637274A (ja) | 1992-07-14 | 1992-07-14 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637274A (ja) |
-
1992
- 1992-07-14 JP JP4209710A patent/JPH0637274A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |