JPS6050959A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS6050959A JPS6050959A JP58157855A JP15785583A JPS6050959A JP S6050959 A JPS6050959 A JP S6050959A JP 58157855 A JP58157855 A JP 58157855A JP 15785583 A JP15785583 A JP 15785583A JP S6050959 A JPS6050959 A JP S6050959A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gto
- cathode
- gate electrode
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はゲートターンオフサイリスタ(以下GTOと略
す)に係シ、特に大容量GTOの最大しゃ断電流を大き
くするための電極構造に関するものである。
す)に係シ、特に大容量GTOの最大しゃ断電流を大き
くするための電極構造に関するものである。
GTOのターンオフ動作は半導体基体の中に蓄積された
電子、正孔などの過剰キアリアを負のゲート電流によっ
て素早く外部に排除することでおこる。そのため、GT
Oでは電流の導通領域からゲート電流をできるだけ引出
し易くするよう構造上の配慮がなされている。一般には
、周囲をゲート電極で取囲んだ細長い短冊状のカソード
エミツタ層を電流容量に応じて多数並置した構造が採ら
れる。
電子、正孔などの過剰キアリアを負のゲート電流によっ
て素早く外部に排除することでおこる。そのため、GT
Oでは電流の導通領域からゲート電流をできるだけ引出
し易くするよう構造上の配慮がなされている。一般には
、周囲をゲート電極で取囲んだ細長い短冊状のカソード
エミツタ層を電流容量に応じて多数並置した構造が採ら
れる。
第1図は従来のゲートターンオフサイリスタの四半分の
カソード側平面パターンを示しており、円形の半導体基
体1の一主表面にカソードエミツタ層2が短冊状に分割
かつ分離してカソードベース層3と共に露出している。
カソード側平面パターンを示しており、円形の半導体基
体1の一主表面にカソードエミツタ層2が短冊状に分割
かつ分離してカソードベース層3と共に露出している。
各カソードエミツタ層2、カソードベース層3にはカソ
ード電極、ゲ−ト電極が低抵抗接触されているが第1図
では省略されている。ゲート電極は各カソードエミツタ
層2を取囲むように設けられ、中央の点線で示した領域
Rにゲートリードが接続される。各カソードエミツタ層
2はリード接続部几に対し三重放射状に配列された形と
なっている。
ード電極、ゲ−ト電極が低抵抗接触されているが第1図
では省略されている。ゲート電極は各カソードエミツタ
層2を取囲むように設けられ、中央の点線で示した領域
Rにゲートリードが接続される。各カソードエミツタ層
2はリード接続部几に対し三重放射状に配列された形と
なっている。
第1図のA−A切断線からの斜視図を第2図で示してい
る。
る。
第2図に示すように半導体基体1は、カソードエミツタ
層2、カソードベース層3の他にアノードベース層4、
アノードエミツタ層5を有し、1対の主表面間に順次導
電型が異なるよう積層されている。各カソードエミツタ
層2にはカソード電1但6が、カソードベース層3には
各カソードエミツタ層2を取囲むようにゲート電極7が
、そして、アノードエミツタ層5にはアノード電極8が
低抵抗接触されている。
層2、カソードベース層3の他にアノードベース層4、
アノードエミツタ層5を有し、1対の主表面間に順次導
電型が異なるよう積層されている。各カソードエミツタ
層2にはカソード電1但6が、カソードベース層3には
各カソードエミツタ層2を取囲むようにゲート電極7が
、そして、アノードエミツタ層5にはアノード電極8が
低抵抗接触されている。
各カソードエミツタ層2とアノードエミツタ層5間で各
々電流が分流して流れるので、各カソードエミツタ層2
を中心として単位ゲートターンオフザイリスタ(以下単
位GTOと略す)が構成された形とみなせる。
々電流が分流して流れるので、各カソードエミツタ層2
を中心として単位ゲートターンオフザイリスタ(以下単
位GTOと略す)が構成された形とみなせる。
長さ約3關、幅約0.3諭の短冊状カソードエミツタ層
2を取囲むゲート電極7は各カソードエミッタN2のカ
ソード電極6より一段低いところにあり、半導体基体1
上にドーナツ状の電極板を圧接し、各単位GTOが並列
動作するようにすると共に、リード接続部Rにゲートリ
ードを圧接して、ゲート電極7を介して全ての単位GT
Oにゲート信号がゆきわたるようにしている。
2を取囲むゲート電極7は各カソードエミッタN2のカ
ソード電極6より一段低いところにあり、半導体基体1
上にドーナツ状の電極板を圧接し、各単位GTOが並列
動作するようにすると共に、リード接続部Rにゲートリ
ードを圧接して、ゲート電極7を介して全ての単位GT
Oにゲート信号がゆきわたるようにしている。
各単位GTOが同時に動作すれば、電流容量は単位GT
Oの数に比例させることができる。しかしながら、リー
ド接続部Rに近い配列のものと、離れた配列のものとで
は、ゲート電極7内における抵抗降下で、ゲート電流に
差を生じ、必ずしも全ての単位GTOが同時に動作しな
い。そして、特に、ターンオフ動作時には、遅れている
単位GTOに早く動作し易い単位GTOから電流が移っ
てきて、一層、ターンオフしづらくなり、最後には、タ
ーンオフできなくなって熱破壊するとともある。
Oの数に比例させることができる。しかしながら、リー
ド接続部Rに近い配列のものと、離れた配列のものとで
は、ゲート電極7内における抵抗降下で、ゲート電流に
差を生じ、必ずしも全ての単位GTOが同時に動作しな
い。そして、特に、ターンオフ動作時には、遅れている
単位GTOに早く動作し易い単位GTOから電流が移っ
てきて、一層、ターンオフしづらくなり、最後には、タ
ーンオフできなくなって熱破壊するとともある。
このような、ターンオフ失敗は、よシ多重配列に々る程
顕著になる。
顕著になる。
従って、本発明の目的は、最大しゃ断電流を向上するこ
とができるGTOを提供するにある。
とができるGTOを提供するにある。
本発明GTOの特徴とするところは、リード接続部に対
して最離重配列の単位GTOにおけるカソードエミツタ
層の幅方向一方何のゲート電極を他方側のゲート電極よ
り高抵抗をもってリード接続部と電気的に接続させてい
ることにある。
して最離重配列の単位GTOにおけるカソードエミツタ
層の幅方向一方何のゲート電極を他方側のゲート電極よ
り高抵抗をもってリード接続部と電気的に接続させてい
ることにある。
本発明者等の実験によれば、上記の如く、一方何のゲー
ト電極を他方側のゲート電極より高抵抗をもってリード
接続部と′;[L気的に接続させた単位GTO(以下、
フロートゲート単位GTOと略す)は、両側のゲート電
極がほぼ等しい抵抗をもってリード接続部と電気的に接
続されている従来からの単位GTO(以下通常ゲート単
位GTOと略す)よりも、ターンオフ動作は遅いものの
、大電流をしゃ断でき、しゃ断能力が大きいことを確か
めている。
ト電極を他方側のゲート電極より高抵抗をもってリード
接続部と′;[L気的に接続させた単位GTO(以下、
フロートゲート単位GTOと略す)は、両側のゲート電
極がほぼ等しい抵抗をもってリード接続部と電気的に接
続されている従来からの単位GTO(以下通常ゲート単
位GTOと略す)よりも、ターンオフ動作は遅いものの
、大電流をしゃ断でき、しゃ断能力が大きいことを確か
めている。
従って、フロートゲート単位GTO′@:最離重配列の
単位GTOとして用い、それ以外の配列の単位GTOを
通常ゲート単位GTOとすることにより、通常ゲート単
位GTOでのゲート電流のばらつきによる未しゃ断電流
をフロートゲート単位GTOに負わせることにより、通
常ゲート単位GTOはすみやかにターンオフさせておい
て、次に、フロートゲート単位GTOで確実にターンオ
フさせることに在る。
単位GTOとして用い、それ以外の配列の単位GTOを
通常ゲート単位GTOとすることにより、通常ゲート単
位GTOでのゲート電流のばらつきによる未しゃ断電流
をフロートゲート単位GTOに負わせることにより、通
常ゲート単位GTOはすみやかにターンオフさせておい
て、次に、フロートゲート単位GTOで確実にターンオ
フさせることに在る。
第3図は本発明の一実施例を示しており、カソード側平
面パターンの一部である。
面パターンの一部である。
第1図、第2図と同一符号は同一物、相当物を示してい
る。
る。
図中、Slはリード接続部に近い側でz 82は半導体
基体1の周縁側である。
基体1の周縁側である。
カソードエミツタ層za〜2Cは第1図のG!l’0の
M外M列のカソードエミツタ層2に対応するものである
。ゲート電極はリード接続部と直接接続関係を持つ部分
7aとカソードベース層3の内部抵抗を介して部分7a
に接続され、部分7aとは分離している部分7bとから
構成されている。ゲート電極部分7bはフロートゲート
電極であり、ゲート電極部分7aは通常ケート電極であ
る。
M外M列のカソードエミツタ層2に対応するものである
。ゲート電極はリード接続部と直接接続関係を持つ部分
7aとカソードベース層3の内部抵抗を介して部分7a
に接続され、部分7aとは分離している部分7bとから
構成されている。ゲート電極部分7bはフロートゲート
電極であり、ゲート電極部分7aは通常ケート電極であ
る。
部分7aと7bは、各カソードエミツタ層28〜2Cを
はさんで1個おきに配置されている。従って、各カソー
ドエミツタ層2a〜2Cの幅方向の両側には、ゲート電
極部分7aと7bが1個ずつ配置された形となっている
。
はさんで1個おきに配置されている。従って、各カソー
ドエミツタ層2a〜2Cの幅方向の両側には、ゲート電
極部分7aと7bが1個ずつ配置された形となっている
。
従って、各カソードエミツタ層2a〜2Cを中心とする
リード接続部から最も離れた配列の単位GTOは全てフ
ロートゲート単位G i’ 0となっている。
リード接続部から最も離れた配列の単位GTOは全てフ
ロートゲート単位G i’ 0となっている。
仮りに第1図でリード接続部に近い側から各単位GTO
の多重配列を第一列、第二列、第三列と呼ぶと、通常ゲ
ート単位GTOをもって構成される第一列、第二列の各
単位GTOと第三列の各フロートゲート単位GTOとで
はターンオフ動作速度に差があるので、第i列、第二列
の各単位G’l’0はすみやかにターンオフする。一方
、第三列の各単位GTOは亀−列、第二列の通常ゲート
単位GGTOから、それらがしゃ断すべき電流の一部が
移されてきても、見分しゃ断能力があり、余裕をもって
いるので、移転されてきた電流も含めて、ターンオフを
行う。
の多重配列を第一列、第二列、第三列と呼ぶと、通常ゲ
ート単位GTOをもって構成される第一列、第二列の各
単位GTOと第三列の各フロートゲート単位GTOとで
はターンオフ動作速度に差があるので、第i列、第二列
の各単位G’l’0はすみやかにターンオフする。一方
、第三列の各単位GTOは亀−列、第二列の通常ゲート
単位GGTOから、それらがしゃ断すべき電流の一部が
移されてきても、見分しゃ断能力があり、余裕をもって
いるので、移転されてきた電流も含めて、ターンオフを
行う。
第1図に示す従来のGTOは、耐圧2.5kV、で最大
しゃ断電流が120OAであったが、最外周の単位GT
Oiフロートゲート単位G ’L’ 0とし全単位GT
O数を同一とした本発明のGTOでは耐圧2.5 kV
で、最大しゃ断電流は2000Aであつブζ。
しゃ断電流が120OAであったが、最外周の単位GT
Oiフロートゲート単位G ’L’ 0とし全単位GT
O数を同一とした本発明のGTOでは耐圧2.5 kV
で、最大しゃ断電流は2000Aであつブζ。
本発明は上記の実施例に係らず、下記の態様において実
施可能である。
施可能である。
1、リード接続部を半導体基体の周縁に配置したものに
おいて、フロートゲート単位GTOは半導体基体の中心
部の配列のものに適用。
おいて、フロートゲート単位GTOは半導体基体の中心
部の配列のものに適用。
2、リード接続部を四重配列の第二列と第三列の間にリ
ング状に設けたような多重中間リングゲート構造のもの
において、最外列と最内列のものにフロートゲート単位
GTOを適用。
ング状に設けたような多重中間リングゲート構造のもの
において、最外列と最内列のものにフロートゲート単位
GTOを適用。
3、弧状のカソードエミツタ層を同心的に多重配列した
ものにおいて、リード接続部が最も離れた列のものにフ
ロートゲート単位GTOを適用。
ものにおいて、リード接続部が最も離れた列のものにフ
ロートゲート単位GTOを適用。
4、 アノードベース層8がアノード電極に低抵抗接触
したアノードエミッタ短終型のものにおいて、リード接
続部から板も^(Lれた列の単位GTOにフロートゲー
ト単位GTOを適用。
したアノードエミッタ短終型のものにおいて、リード接
続部から板も^(Lれた列の単位GTOにフロートゲー
ト単位GTOを適用。
以上説明したように、本発明によれば、最大しゃ断電流
を向上させだGTOを得ることができる。
を向上させだGTOを得ることができる。
第1図は従来のGTOの四半外のカソード側平面パター
ンを示す図、第2図は第1図のA−A切断4ち(に沿っ
た断面斜視図、第3図は本発明の一実施例に係るGTO
のfjs分的カソード側平面パターンを示す図である。 ■・・・半導体基体、2.2a〜2C・・・カソードエ
ミツタ層、3・・・カソードベース層、4・・・アノー
ドベース層、5・・・アノードエミツタ層、6+6a+
6C・・・カソード電極、7・・・ゲート電極、7a・
・・通常ゲート′市極、7b・・・フロートゲート電極
、8・・・佑10 策2霞 高3図
ンを示す図、第2図は第1図のA−A切断4ち(に沿っ
た断面斜視図、第3図は本発明の一実施例に係るGTO
のfjs分的カソード側平面パターンを示す図である。 ■・・・半導体基体、2.2a〜2C・・・カソードエ
ミツタ層、3・・・カソードベース層、4・・・アノー
ドベース層、5・・・アノードエミツタ層、6+6a+
6C・・・カソード電極、7・・・ゲート電極、7a・
・・通常ゲート′市極、7b・・・フロートゲート電極
、8・・・佑10 策2霞 高3図
Claims (1)
- 1、半導体基体の1対の主表面間に導電型が順次異なる
4個の半導体層が積層され、一方の最外層は一方の主表
面に短冊状に分割かつ分離されて隣接する一方の中間層
と共に露出し、短冊状の各一方最外層にはそれぞれカソ
ード電極、他方の最外層にはアノード電極が低抵抗接触
し、一方の中間層にはゲート電極が各短冊状一方最外層
を取囲むように低抵抗接触し、各短佃状一方最外層はゲ
ート電極のリード接続部に対して多重配列されているゲ
ートターンオフサイリスタにおいて、リード接続部に対
して最離重配列の各一方最外層の幅方向一方何のゲート
電極部分は他方側のゲート電極部分よシ高抵抗をもって
リード接続部と電気的に接続されていることを特徴とす
るゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157855A JPS6050959A (ja) | 1983-08-31 | 1983-08-31 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157855A JPS6050959A (ja) | 1983-08-31 | 1983-08-31 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050959A true JPS6050959A (ja) | 1985-03-22 |
Family
ID=15658843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157855A Pending JPS6050959A (ja) | 1983-08-31 | 1983-08-31 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050959A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6216570A (ja) * | 1985-07-15 | 1987-01-24 | Hitachi Ltd | 半導体スイツチング装置 |
-
1983
- 1983-08-31 JP JP58157855A patent/JPS6050959A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6216570A (ja) * | 1985-07-15 | 1987-01-24 | Hitachi Ltd | 半導体スイツチング装置 |
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