JPS61114551A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61114551A JPS61114551A JP59235192A JP23519284A JPS61114551A JP S61114551 A JPS61114551 A JP S61114551A JP 59235192 A JP59235192 A JP 59235192A JP 23519284 A JP23519284 A JP 23519284A JP S61114551 A JPS61114551 A JP S61114551A
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- Japan
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- wiring
- wiring layer
- layer
- integrated circuit
- semiconductor integrated
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- Granted
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/20—Interconnections within wafers or substrates, e.g. through-silicon vias [TSV]
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- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は多層メタル配線技術を用いた半導体集積回路装
置及びそのパターンレイアウト方法に関し、主に電算機
を用いた自動設計に使用されるものである。
置及びそのパターンレイアウト方法に関し、主に電算機
を用いた自動設計に使用されるものである。
周知の如く、多層メタル配線皮術を用いた大規模集積回
路（以下、ＬＳＩと称する）のパターンレイアウトは、
主に電算機を用いた自動設計に使用される。ここで、Ｌ
ＳＩの電算機を用いた自動設計例を第４図及び第５図を
参照して説明する。
路（以下、ＬＳＩと称する）のパターンレイアウトは、
主に電算機を用いた自動設計に使用される。ここで、Ｌ
ＳＩの電算機を用いた自動設計例を第４図及び第５図を
参照して説明する。
なお、第４図は半導体集積回路装置のパターンレイアウ
ト図、第５図は第４図の半導体集積回路装置を構成する
１個のセルのパターン平面図である。
ト図、第５図は第４図の半導体集積回路装置を構成する
１個のセルのパターン平面図である。
図中の１・・・は、セル行である。これらセル行１・・
・は、ビルディング・ブロック方式と呼ばれる複数のセ
ル２・・・から構成されている。前記セル行１・・・間
は、配線領域（チャネル領域）３．３となっている。こ
れら配線領域３．３には、第１！！目のへ２配線４がセ
ル行方向に設けられている。このＡ２配線４はセル２・
・・に供給する電源として使用される。また、前記配線
領域３．３及びセル行１・・・には、入力として使用さ
れる多結晶シリコンからなる配線層５、出力として使用
される第２層目のＡＩ２配線６が、夫々セル行１・・・
と直交する方向に設けられている。なお、前記へ２配線
６は、セル行１・・・が設けられた領域ではスルー配線
１・・・を横切るスルー配線として用いられている。前
記第１層目のＡ２配線４と第２層目のへ２配線６とは、
ヴイア（ｖｉａ）コンタクトホール７・・・によって接
続されている。同様に、前記第１層目のＡ２配線４と配
線層５とは第１のコンタクトホール８・・・によって接
続され、第１層目のＡ２配線４と基板表面の拡散層９と
は第２のコンタクトホール１０・・・によって接続され
ている。
・は、ビルディング・ブロック方式と呼ばれる複数のセ
ル２・・・から構成されている。前記セル行１・・・間
は、配線領域（チャネル領域）３．３となっている。こ
れら配線領域３．３には、第１！！目のへ２配線４がセ
ル行方向に設けられている。このＡ２配線４はセル２・
・・に供給する電源として使用される。また、前記配線
領域３．３及びセル行１・・・には、入力として使用さ
れる多結晶シリコンからなる配線層５、出力として使用
される第２層目のＡＩ２配線６が、夫々セル行１・・・
と直交する方向に設けられている。なお、前記へ２配線
６は、セル行１・・・が設けられた領域ではスルー配線
１・・・を横切るスルー配線として用いられている。前
記第１層目のＡ２配線４と第２層目のへ２配線６とは、
ヴイア（ｖｉａ）コンタクトホール７・・・によって接
続されている。同様に、前記第１層目のＡ２配線４と配
線層５とは第１のコンタクトホール８・・・によって接
続され、第１層目のＡ２配線４と基板表面の拡散層９と
は第２のコンタクトホール１０・・・によって接続され
ている。
こうした構造の半導体集積回路装置において、Ａ℃配線
４．６及び配線層５の夫々の中心線、セル２・・・の発
生原点は単位格子上に位置しており、単位格子の大きさ
くピッチ）は夫々必ずしも同じ値ではない。
４．６及び配線層５の夫々の中心線、セル２・・・の発
生原点は単位格子上に位置しており、単位格子の大きさ
くピッチ）は夫々必ずしも同じ値ではない。
従って、従来技術によれば、第１層目のＡＲＣ配線４シ
リコン基板が短絡したり、第２層目のＡＣ配線６が段切
れするという問題を有する。これについて、第６図〜第
８図を参照して説明する。
リコン基板が短絡したり、第２層目のＡＣ配線６が段切
れするという問題を有する。これについて、第６図〜第
８図を参照して説明する。
ここで、第６図はワイアコンタクトホール形成用の写真
蝕刻（ＰＥＰ）の感光時の半導体集積回路装置の断面図
を、第７図は第６図に対応したパターン図を示す。第６
図において、１１はシリコン基板である。この基板１１
上には、シリコン酸化１！Ｊ１２を介して多結晶シリコ
ンからなる配線層１３が設けられている。この配線層１
３を含む酸化膜１３上には、第１層目のへ２配線１３が
第１のＣＶＤ膜１５１を介して設けられている。このＣ
■Ｄ膜１５１上には、第２のＣＶＤ膜１５２、レジスト
１６が設けられている。同図で、感光されるレジスト１
６の面は、配線層１３の存在により隆起した状態になっ
ている。従って、この状態でマスク１７を用いて感光す
ると、光が矢印Ａの方向に反射する。その結果、この状
態で工程を進めると、最悪の場合第８図に示す如く酸化
［１１３が部分的に除去され、第１層目のへ２配線１４
と除去された酸化膜１２から露出する基板１１とが短絡
する。また、配線層１３の存在により起伏が激しくなり
、第２層目のへ２配ｍｉｓが段され（０印部分）を起こ
す危険がある。なお、第７図において、Ｐは第２層目の
Ａ２配線１８のピッチを示す。また、第８図において、
Ｌｌはヴィアコンタクトホール１９の実際の開口幅を、
Ｌ２は設計上の開口幅を夫々示す。
蝕刻（ＰＥＰ）の感光時の半導体集積回路装置の断面図
を、第７図は第６図に対応したパターン図を示す。第６
図において、１１はシリコン基板である。この基板１１
上には、シリコン酸化１！Ｊ１２を介して多結晶シリコ
ンからなる配線層１３が設けられている。この配線層１
３を含む酸化膜１３上には、第１層目のへ２配線１３が
第１のＣＶＤ膜１５１を介して設けられている。このＣ
■Ｄ膜１５１上には、第２のＣＶＤ膜１５２、レジスト
１６が設けられている。同図で、感光されるレジスト１
６の面は、配線層１３の存在により隆起した状態になっ
ている。従って、この状態でマスク１７を用いて感光す
ると、光が矢印Ａの方向に反射する。その結果、この状
態で工程を進めると、最悪の場合第８図に示す如く酸化
［１１３が部分的に除去され、第１層目のへ２配線１４
と除去された酸化膜１２から露出する基板１１とが短絡
する。また、配線層１３の存在により起伏が激しくなり
、第２層目のへ２配ｍｉｓが段され（０印部分）を起こ
す危険がある。なお、第７図において、Ｐは第２層目の
Ａ２配線１８のピッチを示す。また、第８図において、
Ｌｌはヴィアコンタクトホール１９の実際の開口幅を、
Ｌ２は設計上の開口幅を夫々示す。
このようなことから、下記、（ア）、（イ）の対策方法
が取られている。
が取られている。
（ア）、第１層目のへ２配線及び第２層目のＡ２配線の
ヴィアコンタクトホールに対するオーバーラツプ部分を
追加すること。即ち、これは、第９図に示す如く、実際
に開口されるヴィアコンタクトホール２０の大きさを考
慮して、その周囲に第１層目のＡｆｆｉ配線１３と第２
層目のＡ２配線１８のオーバーラツプを付けるという方
法である。
ヴィアコンタクトホールに対するオーバーラツプ部分を
追加すること。即ち、これは、第９図に示す如く、実際
に開口されるヴィアコンタクトホール２０の大きさを考
慮して、その周囲に第１層目のＡｆｆｉ配線１３と第２
層目のＡ２配線１８のオーバーラツプを付けるという方
法である。
しかしながら、この方法によれば、第２層目のＡ２配線
１８のピッチはＰ′と広がったヴィアコンタクトホール
２０の分大きくなり、ＬＳＩの集積度を低下させる。
１８のピッチはＰ′と広がったヴィアコンタクトホール
２０の分大きくなり、ＬＳＩの集積度を低下させる。
（イ）、ヴィアコンタクトホールを配線層間に位置する
ように設けること。これについて、第１０図、第１１図
を参照して説明する。なお、第１１図は第１０図のｘ−
Ｘ線に沿う断面図である。
ように設けること。これについて、第１０図、第１１図
を参照して説明する。なお、第１１図は第１０図のｘ−
Ｘ線に沿う断面図である。
即ち、これは、多結晶シリコンからなる配線Ｉ！！１３
の起因する隆起を考慮し、配線層１３のピッチＰ″を大
きくとり、ヴィアコンタクトホール２１を配線層１３．
１３間の平坦な部分に設ける方法である。しかしながら
、この方法によれば、配線層１３のピッチがｐ ｕとヴ
ィアコンタクトホール２１の幅程度広くなり、ＬＳＩの
集積度を低下させる。
の起因する隆起を考慮し、配線層１３のピッチＰ″を大
きくとり、ヴィアコンタクトホール２１を配線層１３．
１３間の平坦な部分に設ける方法である。しかしながら
、この方法によれば、配線層１３のピッチがｐ ｕとヴ
ィアコンタクトホール２１の幅程度広くなり、ＬＳＩの
集積度を低下させる。
〔発明の目的）
本発明は上記事情に鑑みてなされたもので、誤差の少な
いヴィアコンタクトホールを形成するとともに、素子の
集積度を向上できる半導体集積回路装置及びそのパター
ンレイアウト方法を提供することを目的とする。
いヴィアコンタクトホールを形成するとともに、素子の
集積度を向上できる半導体集積回路装置及びそのパター
ンレイアウト方法を提供することを目的とする。
本発明は、主として電子計算機を用いて自動設計される
半導体集積回路装置に関するもので、その要点は下記の
３つの手段のうち少なくとも１つを用いることにより、
上記目的の達成を図ったことを骨子とする。
半導体集積回路装置に関するもので、その要点は下記の
３つの手段のうち少なくとも１つを用いることにより、
上記目的の達成を図ったことを骨子とする。
■、配線層の中心線とヴィアコンタクトホールの中心線
を一致させる手段。
を一致させる手段。
■。ヴィアコンタクトホール下の配線層の幅を他の領域
の配線層の幅に対して広げる手段。
の配線層の幅に対して広げる手段。
■、第１層目、第２層目の金属層のヴィアコンタクトホ
ールに対するオーバーラツプを配線層の長手方向と直交
する方向に大きくする手段。
ールに対するオーバーラツプを配線層の長手方向と直交
する方向に大きくする手段。
以下、本発明の実施例を図を参照して説明する。
実施例１
第１図〜第３図を参照して説明する。ここで、第１図は
本発明の実施例１に係る半導体集積回路装置のパターン
平面図、第２図は第１図を部分的に拡大したパターン平
面図、第３図は第２図のＸ−Ｘ線に沿うヴィアコンタク
トホール形成前の断面図である。なお、第１図は、点線
内領域Ａを除き他の実施例２〜４も同様である。
本発明の実施例１に係る半導体集積回路装置のパターン
平面図、第２図は第１図を部分的に拡大したパターン平
面図、第３図は第２図のＸ−Ｘ線に沿うヴィアコンタク
トホール形成前の断面図である。なお、第１図は、点線
内領域Ａを除き他の実施例２〜４も同様である。
まず、第１図について説明する。
図中の３１・・・は、セル行である。これらセル行３１
・・・は、ビルディング・ブロック方式と呼ばれる複数
のセル３２・・・から構成されている。前記セル３１・
・・間は、配線領域（チャネル領域）３３１．３３２・
・・となっている。これら配線領域３３工、３３２・・
・には、第１の金属層としての第１層目のＡλ配線３４
がセル行方向に設けられている。このＡＪ２配線３４は
セル３２・・・に供給する電源として使用される。また
、前記配線領域３３１．３３２及びセル行３１・・・に
は、入力として使用される多結晶シリコンからなる配線
層３５、出力として使用される第２の金属層としての第
２層目のＡ２配線３６が、夫々セル行３１・・・と直交
する方向に設けられている。なお、前記Ａ２配線３６は
、セル行３１・・・が設けられた領域ではセル行３１・
・・を横切るスルー配線として用いられている。前記第
１層目のへ２配線３４と第２層目のＡ／！、配線３６と
は、ヴィアコンタクトホール３７・・・によって接続さ
れている。同様に、前記第１層目のＡ℃配線３４と配線
層３５とは第１のコンタクトホール３８・・・によって
接続され、第１層目のＡｘ配線３４と基板表面の拡散層
（図示せず）とは第２のコンタクトホール（図示せず〉
によって接続されている。また、前記Ａ２配Ｉ！３４は
、例えば配線領域３３２で第１のコンタクトホール３８
、配線層３５を介して所定のセル行３１の第１の単位セ
ル３２１に接続されている。また、前記配線層３７は、
同配線領＋１Ａ３３２でセル行３１の第２の単位セル３
２２に接続されている。
・・・は、ビルディング・ブロック方式と呼ばれる複数
のセル３２・・・から構成されている。前記セル３１・
・・間は、配線領域（チャネル領域）３３１．３３２・
・・となっている。これら配線領域３３工、３３２・・
・には、第１の金属層としての第１層目のＡλ配線３４
がセル行方向に設けられている。このＡＪ２配線３４は
セル３２・・・に供給する電源として使用される。また
、前記配線領域３３１．３３２及びセル行３１・・・に
は、入力として使用される多結晶シリコンからなる配線
層３５、出力として使用される第２の金属層としての第
２層目のＡ２配線３６が、夫々セル行３１・・・と直交
する方向に設けられている。なお、前記Ａ２配線３６は
、セル行３１・・・が設けられた領域ではセル行３１・
・・を横切るスルー配線として用いられている。前記第
１層目のへ２配線３４と第２層目のＡ／！、配線３６と
は、ヴィアコンタクトホール３７・・・によって接続さ
れている。同様に、前記第１層目のＡ℃配線３４と配線
層３５とは第１のコンタクトホール３８・・・によって
接続され、第１層目のＡｘ配線３４と基板表面の拡散層
（図示せず）とは第２のコンタクトホール（図示せず〉
によって接続されている。また、前記Ａ２配Ｉ！３４は
、例えば配線領域３３２で第１のコンタクトホール３８
、配線層３５を介して所定のセル行３１の第１の単位セ
ル３２１に接続されている。また、前記配線層３７は、
同配線領＋１Ａ３３２でセル行３１の第２の単位セル３
２２に接続されている。
第２図及び第３図において、４１は例えばシリコン基板
である。この基板４１上には、シリコン酸化膜４２を介
して多結晶シリコンからなる配線層４３が設けられてい
る。この配線層４３を含む酸化膜４２上には、第１層目
のＡ２配線４４が第１のＣＶＤｌ１＃４５ｔを介して設
けられている。このＣＶ Ｄ ｍ ４５１上には、第２
のＣＶＤ膜４５２、レジスト４６が設けられている。ま
た、第２図の４７は第２層目のへ２配線層を、４８はヴ
ィアコンタクトホールを夫々示す。即ち、実施例１では
、多結晶シリコンからなる配線１！！４３の中心線４９
とヴィアコンタクトホール（実線）４８の中心線を合せ
てパターンレイアウトを行なった。その結果、レジスト
平行面に反射する光を最小に押えることができる。なお
、図中の５０（点線）は、実際に形成されるヴィアコン
タクトホール形成予定部である。
である。この基板４１上には、シリコン酸化膜４２を介
して多結晶シリコンからなる配線層４３が設けられてい
る。この配線層４３を含む酸化膜４２上には、第１層目
のＡ２配線４４が第１のＣＶＤｌ１＃４５ｔを介して設
けられている。このＣＶ Ｄ ｍ ４５１上には、第２
のＣＶＤ膜４５２、レジスト４６が設けられている。ま
た、第２図の４７は第２層目のへ２配線層を、４８はヴ
ィアコンタクトホールを夫々示す。即ち、実施例１では
、多結晶シリコンからなる配線１！！４３の中心線４９
とヴィアコンタクトホール（実線）４８の中心線を合せ
てパターンレイアウトを行なった。その結果、レジスト
平行面に反射する光を最小に押えることができる。なお
、図中の５０（点線）は、実際に形成されるヴィアコン
タクトホール形成予定部である。
従って、実施例１によれば、配線層４３の中心線とヴィ
アコンタクトホール４８の中心線とを一致させてパター
ンレイアウトするため、配線層４３上周辺のレジストの
斜面で反射する光を最小に押え、設計値寸法に対し誤差
の少ないヴィアコンタクトホール４８を形成できる。ま
た、従来の改良された半導体集積回路装置（第１１図）
の場合と比べ、配線ピッチを小さくできるため、集積度
を著しく向上できる。
アコンタクトホール４８の中心線とを一致させてパター
ンレイアウトするため、配線層４３上周辺のレジストの
斜面で反射する光を最小に押え、設計値寸法に対し誤差
の少ないヴィアコンタクトホール４８を形成できる。ま
た、従来の改良された半導体集積回路装置（第１１図）
の場合と比べ、配線ピッチを小さくできるため、集積度
を著しく向上できる。
また、第２図の半導体集積回路装置によれば、配線層４
３の中心線とヴィアコンタクトホールの中心線とが一致
した構造となっているため、設計寸法に対し誤差の少な
いヴィアコンタクトホール４８を形成できるとともに、
素子の集積度を向上できる。
３の中心線とヴィアコンタクトホールの中心線とが一致
した構造となっているため、設計寸法に対し誤差の少な
いヴィアコンタクトホール４８を形成できるとともに、
素子の集積度を向上できる。
実施例２
第１２図、第１３図を参照して説明する。なお、第１２
図は第１図の領域Ａに対応したパターン平面図、第１３
図は第１２図のＸ−Ｘ線に沿うヴィアコンタクトホール
形成前の断面図である。即ち、実施例２では、ヴィアコ
ンタクトホール４７下の多結晶シリコンからなる配線層
５１の幅をその他の領域の配線層５１の幅より広げた構
造となっている。なお、図中の５２は、幅を広げる前の
配線層を示す。
図は第１図の領域Ａに対応したパターン平面図、第１３
図は第１２図のＸ−Ｘ線に沿うヴィアコンタクトホール
形成前の断面図である。即ち、実施例２では、ヴィアコ
ンタクトホール４７下の多結晶シリコンからなる配線層
５１の幅をその他の領域の配線層５１の幅より広げた構
造となっている。なお、図中の５２は、幅を広げる前の
配線層を示す。
従って、実施例２によれば、ワイアコンタクトホール４
８下の配線層５１の幅がその他の領域の配線層５１の幅
より広がった構造となっているため、ヴィアコンタクト
ホール４８のエツジの下の起伏をなくすことができる。
８下の配線層５１の幅がその他の領域の配線層５１の幅
より広がった構造となっているため、ヴィアコンタクト
ホール４８のエツジの下の起伏をなくすことができる。
その結果、従来（第６図）と比べ配線層５１上周辺のレ
ジストの斜面上で反ｔＡ１′る光の最を減少し、設計値
寸法に対し誤差の少ないヴィアコンタクトホール４８を
形成できる。また、従来と比べ集積度を向上できる。
ジストの斜面上で反ｔＡ１′る光の最を減少し、設計値
寸法に対し誤差の少ないヴィアコンタクトホール４８を
形成できる。また、従来と比べ集積度を向上できる。
実施例３
第１４図、第１５図を参照して説明する。なお、第１４
図は第１図の領ＩＰ２Ａに対応したパターン平面図、第
１５図は第１４図のＸ−Ｘ線に沿うヴィアコンタクトホ
ール形成前の断面図である。即ち、実施例３では、ヴィ
アコンタクトホール４８の中心線と多結晶シリコンから
なる配線層６１の中心線を一致させるとともに、ワイア
コンタクトホール４８下の前記配線層６１の幅をその他
の領域の配線層６１の幅よりも広げた構造となっている
。
図は第１図の領ＩＰ２Ａに対応したパターン平面図、第
１５図は第１４図のＸ−Ｘ線に沿うヴィアコンタクトホ
ール形成前の断面図である。即ち、実施例３では、ヴィ
アコンタクトホール４８の中心線と多結晶シリコンから
なる配線層６１の中心線を一致させるとともに、ワイア
コンタクトホール４８下の前記配線層６１の幅をその他
の領域の配線層６１の幅よりも広げた構造となっている
。
なお、配線層６１の広がり幅は、ヴィアコンタクトホー
ル４８の開口径よりも少し大きくした。
ル４８の開口径よりも少し大きくした。
従って、実施例３によれば、実施例１の場合と比べ一層
設計値寸法に対し誤差の少ないヴイアコンタクトホル４
８を形成できる。また、実施例１と同様、素子の集積度
を著しく向上できる。
設計値寸法に対し誤差の少ないヴイアコンタクトホル４
８を形成できる。また、実施例１と同様、素子の集積度
を著しく向上できる。
実施例４
第１６図、第１７図を参照して説明する。なお、第１６
は第１図の領域Ａに対応したパターン平面図、第１７図
は第１６図のＸ−Ｘ５に沿うヴィアコンタクトホール形
成前の断面図である。即ち、実施例４では、ヴィアコン
タクトホール４８の中心線と配線層４３の中心線を一致
させるとともに、第１層目のＡ℃配線７１及び第２Ｈ目
のＡ多配線７２のヴィアコンタクトホール４８に対する
オーバーラツプを、配線Ｂ４３の長手方向と直交する方
向に大きくした構造となっている。なお、オーバーラッ
プの大きさは、ヴィアコンタクトホール４８の中心線と
配線層４３の中心線が一致していない場合と比べ、最小
となるようにした。
は第１図の領域Ａに対応したパターン平面図、第１７図
は第１６図のＸ−Ｘ５に沿うヴィアコンタクトホール形
成前の断面図である。即ち、実施例４では、ヴィアコン
タクトホール４８の中心線と配線層４３の中心線を一致
させるとともに、第１層目のＡ℃配線７１及び第２Ｈ目
のＡ多配線７２のヴィアコンタクトホール４８に対する
オーバーラツプを、配線Ｂ４３の長手方向と直交する方
向に大きくした構造となっている。なお、オーバーラッ
プの大きさは、ヴィアコンタクトホール４８の中心線と
配線層４３の中心線が一致していない場合と比べ、最小
となるようにした。
従って、実施例４によれば、設計値寸法に対し誤差の少
ないヴィアコンタクトホール４８を形成できる。また、
配線ピッチを最小にできるため、実施例１と同様、素子
の集積度を著しく向上できる。
ないヴィアコンタクトホール４８を形成できる。また、
配線ピッチを最小にできるため、実施例１と同様、素子
の集積度を著しく向上できる。
なお、上記実施例では、第１層目のＡＲ配線が下層（基
板側）に、かつ第２層目のＡ２配線が上層（基板と反対
側）に設けられた場合について述べたが、これに限定さ
れず、例えば第１９図に示す如く第１層目のＡ℃配線３
４′が上層に設けられ、かつ第２層目のＡＱ配線３６′
が下層に設けられた場合でも良い。
板側）に、かつ第２層目のＡ２配線が上層（基板と反対
側）に設けられた場合について述べたが、これに限定さ
れず、例えば第１９図に示す如く第１層目のＡ℃配線３
４′が上層に設けられ、かつ第２層目のＡＱ配線３６′
が下層に設けられた場合でも良い。
また、上記実施例では、配線層がシリコン基板上にシリ
コン酸化膜を介して形成された多結晶シリコンからなる
配線層の場合について述べたが、これに限らない。例え
ば、第１８図に示す如く、シリコン基板４１の表面に拡
散層８１を設けた構造のものでもよい。但し、この場合
、拡散層８１上に対応するシリコン酸化膜８２の部分は
凹状とする。このようにすれば、レジスト４６面での光
の反射はヴィアコンタクトホールに対し内側へ向かうた
め、ヴィアコンタクトホールの境界線での光が弱まり、
ヴィアコンタクトホールが設計値寸法より小さくなる。
コン酸化膜を介して形成された多結晶シリコンからなる
配線層の場合について述べたが、これに限らない。例え
ば、第１８図に示す如く、シリコン基板４１の表面に拡
散層８１を設けた構造のものでもよい。但し、この場合
、拡散層８１上に対応するシリコン酸化膜８２の部分は
凹状とする。このようにすれば、レジスト４６面での光
の反射はヴィアコンタクトホールに対し内側へ向かうた
め、ヴィアコンタクトホールの境界線での光が弱まり、
ヴィアコンタクトホールが設計値寸法より小さくなる。
そこで、本発明を適用すると、上記実施例と同様な効果
を得ることができる。
を得ることができる。
以上詳述した如く本発明によれば、設計値寸法に対し誤
差の少ないヴィアコンタクトホールを形成するとともに
、素子の集積度を向上し得る半導体集積回路装置及びそ
のパターンレイアウト方法を提供できるものである。
差の少ないヴィアコンタクトホールを形成するとともに
、素子の集積度を向上し得る半導体集積回路装置及びそ
のパターンレイアウト方法を提供できるものである。
第１図は本発明の実施例１に係る半導体集積回路装置の
パターンレイアウト図、第２図は第１図を部分的に拡大
した半導体集積回路装置のパターン平面図、第３図は第
２図のＸ−Ｘ線に沿うヴィアコンタクトホール形成前の
断面図、第４図は従来の半導体集積回路装置のパターン
レイアウト図、第５図は第４図の半導体集積回路装置の
１個のセルのパターン平面図、第６図はヴィアコンタク
トホール形成用のＰＥＰの感光時の半導体集積回路装置
の断面図、第７図は第６図に対応したパターン平面図、
第８図は従来技術の問題点を説明するための半導体集積
回路装置の断面図、第９図、第１０図は夫々従来の改良
された半導体集積回路装置のパターン平面図、第１１図
は第１０図のＸ−Ｘ線に沿う断面図、第１２図は本発明
の実施例２に係る半導体集積回路装置の要部のパターン
平面図、第１３図は第１２図のＸ−Ｘ線に沿うヴィアコ
ンタクトホール形成前の断面図、第１４図は本発明の実
施例３に係る半導体集積回路装置の要部のパターン平面
図、第１５図は第１４ シー Ｘ線に沿うヴィアコンタ
クトホール形成前の断面図、第１６図は本発明の実施例
４に係る半導体集積回路装置の要部のパターン平面図、
第１７図は第１６図のｘ−Ｘ線に沿うヴィアコンタクト
ホール形成前の断面図、第１８図はシリコン基板表面に
拡散層を形成した場合の半導体集積回路装置の断面図、
第１９図は本発明のその他の実施例に係る半導体集積回
路装置のパターンレイアウト図である。 ３１・・・セル行、３２・・・セル、３３１．３３２・
・・配線領域、３４．４４．７１・・・第１層目のＡ２
配線、３５．４３．６１−・・配線層、３６．４７．７
２・・・第２層目のＡ２配線、４１・・・シリコン基板
、４２．８２・・・シリコン酸化膜、４６・・・レジス
ト、８１・・・拡散層。 出願人代理人 弁理士 鈴江武彦 第、４菌 第１５が ９１６ ％ Ｉ！ １７図第１８ＷＩ 第１９１Ｉｙ １６事件の表示 特願昭５９−２３５１９２号 ２、発明の名称 半導体集積回路装置及びそのパターンレイアウト方法３
、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 東京都港区虎ノ門１丁目２６番５号 第１７森ビル７、
補正の内容 （１）明細書全文を別紙の如く訂正する。 （２）図面を別紙の如く訂正する。 明 細 書 １、発明の名称 半導体集積回路装置及びその パターンレイアウト方法 ２、特許請求の範囲 （１）、半導体基板と、この基板上に設けられた配線層
と、この配４１層上に第１の絶縁膜を介して設けられた
第１の金属層と、この第１の金属層を含む第１の絶縁膜
上に第２の絶縁膜を介して設けられた第２の金ｊ！！層
と、前記第１、第２の金属層を電気的に接続するととも
に、中心線が前記配線層の中心線と一致するヴィアコン
タクトホールとを具備することを特徴とする半導体集積
回路装置。 （２）、配線層が、半導体基板上に絶縁して設 。 けられた多結晶シリコンからなる配線層であることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 （３）、配線層が半導体基板表面に設けられた拡散層で
あることを特徴とする特許請求の範囲第１項記載の半導
体集積回路。 （４）、各種機能回路を収納した単位セルによって形成
した複数のセル行と、これらセル行間に配設された配線
領域と、この配線領域及び前記単位セル内に前記セル行
と直交して設けられ前記セル行の第１の単位セルに電気
的に接続する配線層と、同配線領域に前記セル行に沿っ
て設けられ前記セル行の上記単位セルとは別の第２の単
位セルに前記配線層を介して電気的に接続する第１の金
属層と、同配置１ｆｉ域及びセル行に該セル行と直交す
る方向に沿って設けられた第２の金属層と、同配線領域
に設けられ前記第１、第２の金属層を電気的に接続する
とともに、中心線が前記配線層の中心線と一致するヴィ
アコンタクトホールとを具備することを特徴とする半導
体集積回路装置。 （５）、配線層が、半導体基板上に絶縁して設けられた
多結晶シリコンからなる配ｍｍであることを特徴とする
特許請求の範囲第４項記載の半導体集積回路装置。 （６）、配線層が半導体基板表面に設けられた拡散層で
あることを特徴とする特許請求の範囲第４項記載の半導
体集積回路装置。 （７）、半導体基板と、この基板に設けられた配線層と
、この配線層上に第１の絶縁膜を介して設けられた第１
の金属層と、この第１の金属層を含む第１の絶Ｒ膜上に
第２の絶ＲＩ！ｉを介して設けられた第２の金属層と、
前記第１、第２の金属層を電気的に接続するヴィアコン
タクトホールとを具備し、ヴィアコンタクトホール下の
前記配線層の幅がその他の領域の配線層の幅より広いこ
とを特徴とする半導体集積回路装置。 （８）、配線層が、半導体基板上に絶縁して設けられた
多結晶シリコンからなる配線層であることを特徴とする
特許請求の範囲第７１１記載の半導体集積回路装置。 （９）、配線層が半導体基板表面に設けられた拡散層で
あることを特徴とする特許請求の範囲第７項記載の半導
体集積回路装置。 （１０）、各種渫能回路を収納した単位セルによって形
成した複数のセル行と、これらセル行間に配設される配
線領域と、この配線領域及び前記単位セル内に前記セル
行と直交して設けられ前記セル行の第１の単位セルに電
気的に接続する配線層と、同配線領域に前記セル行に沿
って設けられ前記セル行の上記単位セルとは別の第２の
単位セルに前記配線層を介して電気的に接続する第１の
金属層と、同配線領域及びセル行に前記セル行と直交す
る方向に沿って設けられた第２の金属層と、同配線領域
に設けられ前記第１、第２の金属層を電気的に接続する
ヴィアコンタクトホールとを具備し、ヴィアコンタクト
ホール下の前記配線層の幅がその他の領域の配線層の幅
よりも広いことを特徴とする半導体集積回路装置。 （１１）、配線層が、半導体基板上に絶縁して設けられ
た多結晶シリコンからなる配線層であることを特徴とす
る特許請求の範囲第１０項記載の半導体集積回路装置。 （１２）、配線層が半導体基板表面に設けられた拡散層
であることを特徴とする特許請求の範囲第１０項記載の
半導体集積回路。 （１３）、半導体基板と、この基板上に設けられた配線
層と、この配線層上に第１の絶縁膜を介して設けられた
第１の金属層と、この第１の金属層を含む第１の絶縁膜
上に設けられた第２の絶縁膜を介して設けられた第２の
金属層と、前記第１、第２の金属層を電気的に接続する
ヴィアコンタクトホールとを具備し、前記第１、第２の
金属層のヴィアコンタクトホールに対するオーバーラツ
プを、配線層の長手方向と直交する方向に大きくするこ
とを特徴とする半導体集積回路装置。 （１４）、配線層が、半導体基板上に絶縁して設けられ
た多結晶シリコンからなる配線であることを特徴とする
特許請求の範囲第１３項記載の半導体集積回路装置。 （１５）、配線層が半導体基板表面に設けられた拡散層
であることを特徴とする特許請求の範囲第１３項記載の
半導体集積回路装置。 （１６）、各種機能回路を収納した単位セルによって形
成したセル行と、これらセル行間に配設される配線領域
と、この配線領域及び前記単位セル内に前記セル行と直
交して設けられ前記セル行の第１の単位セルに電気的に
接続する配ｍ層と、同配線領域に前記セル行に沿って設
けられ前記セル行の上記単位セルとは別の第２の単位セ
ルに前記配線層を介して電気的に接続する第１の金属層
と、同配線領域及びセル行に前記セル行と直交する方向
に沿って設けられた第２の金属層と、同配線ａｍ、に設
けられ前記第１、第２の金属層を電気的に接続するヴィ
アコンタクトホールとを具備し、前記第１、第２の金属
層のヴィアコンタクトホールに対するオーバーラツプを
、配線層の長手方向と直交する方向に大きくすることを
特徴とする半導体集積回路装置。 （１７）、配線層が、半導体基板上に絶縁して設けられ
た多結晶シリコンからなる配線であることを特徴とする
特許請求の範囲第１６項記載の半導体集積回路装置。 （１８）、配線層が半導体基板表面に設けられた拡散層
であることを特徴とする特許請求の範囲第１６項記載の
半導体集積回路装置。 （１９）、半導体基板と、この基板上に設けられた配線
層と、この配線層上に第１の絶縁膜を介して設けられた
第１の金属層と、この第１の金属層を含む第１の絶縁膜
上に第２の絶縁膜を介して設けられた第２の金属層と、
前記第１、第２の金属層を電気的に接続するヴィアコン
タクトホールとを具備する半導体集積回路装置のパタ一
二・レイアウト方法において、配ＰＪ層の中心線とヴィ
アコンタクトホールの中心線とを一致させることを特徴
とする半導体集積回路１ｆｌのパターンレイアウト方法
。 ３、発明の詳細な説明 〔発明の技術分野〕 本発明は多層メタル配線技術を用いた半導体集積回路装
置及びそのパターンレイアウト方法に関し、主に電算機
を用いた自動設計に使用されるものである。 〔発明の技術的背景とその問題点〕 周知の如く、多層メタル配線技術を用いた大規模集積回
路（以下、ＬＳＩと称する）のパターンレイアウトは、
主に電算機を用いた自動設計に使用される。ここで、Ｌ
ＳＩの電算機を用いた自動設計例を第５図及び第６図を
参照して説明する。 なお、第５図は半導体集積回路装置のパターンレイアウ
ト図、第６図は第５図の半導体集積回路装置を構成。す
る１個のセルのパターン平面図である。 図中の１・・・は、セル行である。これらセル行１・・
・は、ビルディング・ブロック方式と呼ばれる複数のセ
ル２・・・から構成されている。前記セル行１・・・間
は、配線領域（チャネル領域）３．３となっている。こ
れら配線領域３．３には、第１層目のＡ２配置１４がセ
ル行方向に設けられている。このＡＲ配線４はセル２・
・・に供給するＩ！源として使用される。また、前記配
線領域３．３及びセル行１・・・には、入力として使用
される多結晶シリコンからなる配線層５、出力として使
用される第２層目のＡ℃配線６が、夫々セル行１・・・
と直交する方向に設けられている。なお、前記Ａ２配線
６は、セル行１・・・が設けられた領域ではセル行１・
・・を横切るスルー配線として用いられている。前記第
１層目のＡ℃配線４と第２層目のＡ２配線６とは、ヴイ
ア（Ｖ ｉ ａ）コンタクトホール７・・・によって接
続されている。同様に、前記第１１１目のＡ２配線４と
配線層５とは第１のコンタクトホール８・・・によって
接続され、第１ｍｌ目のＡ２配線４と基板表面の拡散層
９とは第２のコンタクトホール１０・・・によって接続
されている。 こうした構造の半導体集積回路装置において、ＡＩ２配
線４．６及び配線ＩＪ５の夫々の中心線、セル２・・・
の発生原点は単位格子上に位置しており、単位格子の大
きさくピッチ）は夫々必ずしも同じ値ではない。 従って、従来技術によれば、第１層目のＡｎ配ｌ１Ｉ４
とシリコン基板が短絡したり、第２層目のＡ２配線６が
段切れするという問題を有する。これについて、第７図
〜第９図を参照して説明する。 ここで、第７図はヴィアコンタクトホール形成用の写真
蝕刻（ＰＥＰ）の感光時の半導体集積回路装置の断面図
を、第８図は第７図に対応したパターン図を示す。第７
図において、１１はシリコン基板である。この基板１１
上には、シリコン酸化ｌ！Ｊ１２を介して多結晶シリコ
ンからなる配線層１３が設けられている。この配線１１
１３を含む酸化１！Ｊ１２上には、第１層目のＡＱ配線
１４が第１のＣＶＤ膜１５１を介して設けられている。 このＣＶＤＩＩ！Ａ１５を上ニハ、第２のＣＶＤＦ１１
５２、レジスト１６が設けられている。同図で、感光さ
れるレジスト１６の面は、配線層１３の存在により隆起
した状態になっている。従って、この状態でマスク１７
を用いて感光すると、光が矢印Ａの方向に反射する。そ
の結果、この状態で工程を進めると、最悪の場合第９図
に示す如く酸化膜１２が部分的に除去され、第１層目の
Ａｆｉ配線１４と除去された酸化１！！１２から露出す
る基板１１とが短絡する。また、配線層１３の存在によ
り起伏が激しくなり、第２層目のＡ２配線１８が段ぎれ
（０印部分）を起こす危険がある。なお、第８図におい
て、Ｐは第２Ｊｉ目のへ２配線１８のピッチを示す。ま
た、第９図において、Ｌ！はヴィアコンタクトホール１
９の実際の開口幅を、Ｌ２は設計上の開口幅を夫々示す
。 このようなことから、下記、（ア）、（イ）の対策方法
が取られている。 （ア）、第１層目のＡＲ配線及び第２層目のＡ２配線の
ヴィアコンタクトホールに対するオーバーラツプ部分を
追加すること。即ち、これは、第１０図に示す如く、実
際に開口されるヴィアコンタクトホール２０の大きさを
考慮して、その周囲に第１層目のＡ２配線１４と第２層
目のＡｆｆｉ配線１８のオーバーラツプを付けるという
方法である。しかしながら、この方法によれば、第２層
目のＡ２配線１８のピッチはＰ′と広がったヴィアコン
タクトホール２ｏの分大きくなり、ＬＳＩの集積度を低
下させる。 （イ）、ヴィアコンタクトホールを配線層間に位置する
ように設けること。これについて、第１１図、第１２図
を参照して説明する。なお、第１２図は第１１図のＸ−
Ｘ５に沿う断面図である。 即ち、これは、多結晶シリコンからなる配線層１３の起
因する隆起を考慮し、配線層１３のピッチｐ ｎを大き
くとり、ヴィアコンタクトホール２１を配線ＩＰｆ１３
．１３間の平坦な部分に設ける方法である。しかしなが
ら、この方法によれば、配線層１３のピッチがＰ″とヴ
ィアコンタクトホール２１の幅程度広くなり、ＬＳＩの
集積度を低下させる。 〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、誤差の少な
いヴィアコンタクトホールを形成するとともに、素子の
集積度を向上できる半導体集積回路装置及びそのパター
ンレイアウト方法を提供することを目的とする。 〔発明の概要〕 本発明は、主として電子計算機を用いて自動設計される
半導体集積回路装置に関するもので、その要点は下記の
３つの手段のうち少なくとも１つを用いることにより、
上記目的の達成を図ったことを骨子とする。 ■、配線層の中心線とヴィアコンタクトホールの中心線
を一致させる手段。 ■、ヴィアコンタクトホール下の配線層の幅を他の領域
の配線層の幅に対して広げる手段。 ■、第１１目、第２層目の金属層のヴィアコンタクトホ
ールに対するオーバーラツプを配線層の長手方向と直交
する方向に大きくする手段。 〔発明の実施例〕 以下、本発明の実施例を図を参照して説明する。 実施例１ 第１図〜第３図を参照して説明する。ここで、第１図は
本発明の実施例１に係る半導体集積回路装置のパターン
平面図、第２図は第１図を部分的に拡大したパターン平
面図、第３図は第２図のＸ−Ｘ線に沿うヴィアコンタク
トホール形成前の断面図である。なお、第１図は、点線
内領域Ａを除き他の実施例２〜４も同様である。 まず、第１図について説明する。 図中の３１１．３１２．３１ｉ・・・は、セル行である
。これらセル行３１は、ビルディング・ブロック方式と
呼ばれる複数の単位セル３２ａ、３２ｂ１３２Ｃ・・・
から構成されている。前記せル３１１・・・間は、配線
領域（チャネル領域）３３１．３３２・・・となってい
る。これら配線領域３３１．３３２・・・には、第１の
金属層としての第１層目のＡｎ配線３４ａ、３４ｂ、３
４Ｃがセル行方向に設けられている。これらのＡ２配＄
ｌ３４ａ、３４ｂ、３４ｃは上記単位セルへ電源を供給
するための電源線としても使用される。前記配線領域３
３１．３３２及びセル行には、入力として使用される多
結晶シリコンからなる配線層３５ａ。 ３５ｂ、３５ｃ、出力として使用される第２の金属層と
しての第２層目のＡｊ２配置３６ａ、３６ｂが、夫々セ
ル行３１１・・・と直交する方向に設けられている。こ
こで、前記ＡＪ２配線３６ａ、３６ｂは、セル行３１１
・・・が設けられた領域ではセル行３１・・・を横切る
スルー配線として用いられている。 なお、上記配線層３５ａ・・・は半導体基板上に絶縁膜
を介して形成され、更にこの配線層３５ａ・・・上には
第１層目のＡｎ配線３４ａ・・・、第２層目のＡｎ配線
３６ａ・・・が順次絶縁膜を記して形成されている。 以下、第１図に基づき更に詳述する。単位セル３２ａを
構成するインバータ３７の出力端は、図示しないコンタ
クトホールを介して第２１１目のへ２配線３６ａの一端
に接続される。このＡ２配線３６ａはセル行３１２上を
通過し、配！１領域３３２においてその他端がヴィアコ
ンタクトホール３８を介して第１層目のＡ２配線３４ｃ
の一端に接続されている。上記ヴィアコンタクトホール
３８の下には、後記するように配線１１３５ｔ）が形成
されている。前記Ａ２配線３４ｃの他端は、コンタクト
ホール３９を介して配線層３５ｃの一端に接続されてい
る。このＡ２配線３４ｃの他端は、単位セル３２ｅの１
アゲート４０の一方の入力端に接続されている。従って
、インバータ３７の出力はＡｇ配線３６ａ、３４ｃ及び
配線ＪＩ３５ｃを介して１アゲート４０の一方の入力端
に供給されることになる。 また、単位セル３２ｃのインバータ４１の出力端は、図
示しないコンタクトホールによって第２層目のＡ２配線
３６ｂに接続される。このＡｇ配線３６ｂの一端は、コ
ンタクトホール４２を介して第１層目のＡ２配線３４ａ
の一端に接続されている。このＡ２配線３４ａの他端は
、コンタクトホール４３を介して配線層３５ａの一端に
接続されている。この配線層３５ａの他端は単位セル３
２ｂのクロックドインバータ４４の入力端に接続されて
いる。一方、上記第２層目のＡ℃配線３６ｔ）の他端は
、コンタクトホール４５を介して第１層目のＡλ配置１
３４ｂの一端に接続されている。このＡ２配線３４ｂの
他端は、上記第２層目のＡλ配置１３６ａ下に絶縁膜を
介して設けられるコンタクトホール４６を介して配線層
３５ｂの一端に接続されている。この配線層３５ｂは、
上記ヴィアコンタクトホール３８下を通過しく絶縁膜を
介して）しており、その他端が単位セル３２ｄのナント
ゲート４７の一方の入力端に接続されている。従って、
インバータ４１の出力は、ＡＪ２配置１ｔ３６ｂ、３４
ａ及び配線層３５．８を記してクロックドインバータ４
４の入力端に供給されるとともに、Ａｊ２配ＩＪ１３６
ｂ、３４ｂ及び配線層３５ｂを介してナントゲート４７
の一方の入力端に供給される。 第２図及び第３図において、５１は例えばシリコン基板
である。この基板５１上には、シリコン酸化膜５２を介
して多結晶シリコンからなる配線層３５ｂが設けられて
いる。この配線層３５ｂを含む酸化膜５２上には、第１
層目のへ〇、配線３４ｃが第１のＣＶＤ膜５３１を介し
て設けられている。このＣＶＤｌｌ１５３を上には、第
２のＣＶＤ１１５３２ を介シテ第２１１ 目（７）
Ａ ｆｆｉ 配線３６ａが設けられている。即ち、実施
例１では、第２図及び第４図に示す如く、レジスト５４
を用いて多結晶シリコンからなる配線１１３５ｂの中心
線５５とヴィアコンタクトホール（実線）３８の中心線
を合せてパターンレイアウトを行なった。 その結果、レジスト平行面に反射する光を最小に押える
ことが・できる。なお、図中の５６（一点鎖線）は、実
際に形成されるヴィアコンタクトホール形成予定部であ
る。 従って、実施例１によれば、配線層３５ｂの中心線とヴ
ィアコンタクトホール３８の中心線とを一致させてパタ
ーンレイアウトするため、配線層３５ｂ上周辺のレジス
トの斜面で反射する光を最小に押え、設計値寸法に対し
誤差の少ないヴィアコンタクトホール３８を形成できる
。また、従来の改良された半導体集積回路装置（第１２
図）の場合と比べ、配線ピッチを小さくできるため、集
積度を著しく向上できる。 また、第２図に示す如く、配線１ｉ１３５ｂの中心１５
５とヴィアコンタクトホール３８の中心線とが一致した
構造となっているため、設計寸法に対し誤差の少ないヴ
ィアコンタクトホール３８を形成できるとともに、素子
の集積度を向上できる。 実施例２ 第１３図、第１４図を′参照して説明する。なお、第１
３図は第１図の領域Ａに対応したパターン平面図、第１
４図は第１３図のＸ−Ｘａに沿うヴィアコンタクトホー
ル形成前の断面図である。即ち、実施例２では、ヴィア
コンタクトホール３８下の多結晶シリコンからなる配線
層６１の幅をその他の領域の配線層６１の幅より広げた
構造となっている。なお、図中の６２は、幅を広げる前
の配線層端を示す。 従って、実施例２によれば、ダイアコンタク１〜ホール
３８下の配線層６１の幅がその他の領域の配線層６１の
幅より広がった構造となっているため、ヴィアコンタク
トホール３８のエツジの下の起伏をなくすことができる
。その結果、従来（第６図）と比べ配線層６１上周辺の
レジストの斜面上で反射する光の量を減少し、設計値寸
法に対し誤差の少ないヴィアコンタクトホール３８を形
成できる。また、従来と比べ集積度を向上できる。 実施例３ 第１５図、第１６図を参照して説明する。なお、第１５
図は第１図の領Ｉ！Ａに対応したパターン平面図、第１
６図は第１５図のｘ−Ｘ線に沿うヴィアコンタクトホー
ル形成前の断面図である。即ち、実施例３では、ヴィア
コンタクトホール３８の中心線と多結晶シリコンからな
る配線１７１の中心線を一致させるとともに、ヴィアコ
ンタクトホール３８下の前記配線層７１の幅をその他の
領域の配線層７１の幅よりも広げた構造となっている。 なお、配線層７１の広がり幅は、ヴィアコンタクトホー
ル３８の開口径よりも少し大きくした。 従って、実施例３によれば、実施例１の場合と比べ一層
設計値寸法に対し誤差の少ないヴイアコンタクトホル３
８を形成できる。また、実施例１と同様、素子の集積度
を著しく向上できる。 実施例４ 第１７図、第１８図を参照して説明する。なお、第１７
は第１図の領域Ａに対応したパターン平面図、第１８図
は第１７図のｘ−Ｘ線に沿うヴィアコンタクトホール形
成前の断面図である。即ち、実施例４では、ヴィアコン
タクトホール３８の中心線と配線層３５ｂの中心線を一
致させるとともに、第１層目のＡ２配線８１及び第２層
目のＡ２配線８２のヴィアコンタクトホール３８に対す
るオーバーラツプを、配線層３５ｂの長手方向と直交す
る方向に大きくした構造となっている。なお、オーバー
ラツプの大きさは、ヴィアコンタクトホール３８の中心
線と配線層３５ｂの中心線が一致していない場合と比べ
、最小となるようにした。 従って、実施例４によれば、設計値寸法に対し誤差の少
ないヴィアコンタクトホール３８を形成できる。また、
配線ピッチを最小にできるため、実施例１と同様、素子
の集積度を著しく向上できる。 なお、上記実施例では、第１層目のへ２配線が下層（基
板側）に、かつ第２層目のＡ２配線が上層（基板と反対
側）に設けられた場合について述べたが、これに限定さ
れず、例えば第２０図に示す如く第１層目のＡ℃配線３
４′が上層に設けられ、かつ第２層目のＡ２配線３６′
が下層に設けられた場合でも良い。 また、上記実施例では、配線層がシリコン基板上にシリ
コン酸化膜を介して形成された多結晶シリコンからなる
配線層の場合について述べたが、これに限らない。例え
ば、第１９図に示す如く、シリコン基板５１の表面に拡
散層９１を設けた構造のものでもよい。但し、この場合
、拡散層９１上に対応するシリコン酸化膜９２の部分は
凹状とする。このようにすれば、レジスト５４面での光
の反射はヴィアコンタクトホールに対し内側へ向かうた
め、ヴィアコンタクトホールの境界線での光が弱まり、
ヴィアコンタクトホールが設計値寸法より小さくなる。 そこで、本発明を適用すると、 −上記実施例と同様
な効果を得ることができる。 〔発明の効果〕 以上詳述した如く本発明によれば、設計値寸法に対し誤
差の少ないヴィアコンタクトホールを形成するとともに
、素子の集積度を向上し得る半導体集積回路装置及びそ
のパターンレイアウト方法を提供できるものである。 ４、図面の簡単な説明 第１図は本発明の実施例１に係る半導体集積回路装置の
パターンレイアウト図、第２図は第１図を部分的に拡大
した半導体集積回路装置のパターン平面図、第３図は第
２図のｘ−Ｘ線に沿う断面図、第４図は第２図のＸ−Ｘ
線に沿うヴイアコンタクトボール形成前の断面図、第５
図は従来の半導体集積回路装置のパターンレイアウト図
、第６図は第５図の半導体集積回路装置の１個の単位セ
ルのパターン平面図、第７図はヴィアコンタクトホール
形成用のＰＥＰの感光時の半導体集積回路装置の断面図
、第８図は第７図に対応したパターン平面図、第９図は
従来技術の問題点を説明するための半導体集積回路装置
の断面図、第１０図、第１１図は夫々従来の改良された
半導体集積回路装置のパターン平面図、第１２図は第１
１図のＸ−Ｘ線に沿う断面図、第１３図は本発明の実施
例２に係る半導体集積回路装置の要部のパターン平面図
、第１４図は第１３図のＸ−Ｘ線に沿うヴィアコンタク
トホール形成前の断面図、第１５図は本発明の実施例３
に係る半導体集積回路装置の要部のパターン平面図、第
１６図は第１５図のＸ−Ｘ線に沿うヴィアコンタクトホ
ール形成前の断面図、第１７図は本発明の実施例４に係
る半導体集積回路装置の要部のパターン平面図、第１８
図は第１７図のＸ−Ｘ線に沿うヴィアコンタクトホール
形成前の断面図、第１９図はシリコン基板表面に拡散層
を形成した場合の半導体集積回路装置の断面図、第２０
図は本発明のその他の実施例に係る半導体集積回路装置
のパターンレイアウト図である。 ３１Ｌ、３１ｚ、３１３−セル行、３２ａ〜３２ ｅ
＝・・単位セル、３３１．３３２・・・配線＊ｌＲ１３
４ａ 〜３４ｃ、８１−・・第１層目のＡｆｉ配線、３
５ａ〜３５ｃ、６１．７１・・・多結晶シリコンからな
る配線層、３６ａ、３６ｂ、８２・・・第２層目のＡ２
配線、３８・・・ヴィアコンタクトホール、５１・・・
シリコン基板、５２．９２・・・シリコン酸化膜、５４
・・・レジスト、９１・・・拡散層。 出願人代理人 弁理士 鈴江武彦 第１図 第 ４ 図 第９図 第１０図 第 １３ 図 第１５図 第１６図 第１７図 第１８図 第１９図
パターンレイアウト図、第２図は第１図を部分的に拡大
した半導体集積回路装置のパターン平面図、第３図は第
２図のＸ−Ｘ線に沿うヴィアコンタクトホール形成前の
断面図、第４図は従来の半導体集積回路装置のパターン
レイアウト図、第５図は第４図の半導体集積回路装置の
１個のセルのパターン平面図、第６図はヴィアコンタク
トホール形成用のＰＥＰの感光時の半導体集積回路装置
の断面図、第７図は第６図に対応したパターン平面図、
第８図は従来技術の問題点を説明するための半導体集積
回路装置の断面図、第９図、第１０図は夫々従来の改良
された半導体集積回路装置のパターン平面図、第１１図
は第１０図のＸ−Ｘ線に沿う断面図、第１２図は本発明
の実施例２に係る半導体集積回路装置の要部のパターン
平面図、第１３図は第１２図のＸ−Ｘ線に沿うヴィアコ
ンタクトホール形成前の断面図、第１４図は本発明の実
施例３に係る半導体集積回路装置の要部のパターン平面
図、第１５図は第１４ シー Ｘ線に沿うヴィアコンタ
クトホール形成前の断面図、第１６図は本発明の実施例
４に係る半導体集積回路装置の要部のパターン平面図、
第１７図は第１６図のｘ−Ｘ線に沿うヴィアコンタクト
ホール形成前の断面図、第１８図はシリコン基板表面に
拡散層を形成した場合の半導体集積回路装置の断面図、
第１９図は本発明のその他の実施例に係る半導体集積回
路装置のパターンレイアウト図である。 ３１・・・セル行、３２・・・セル、３３１．３３２・
・・配線領域、３４．４４．７１・・・第１層目のＡ２
配線、３５．４３．６１−・・配線層、３６．４７．７
２・・・第２層目のＡ２配線、４１・・・シリコン基板
、４２．８２・・・シリコン酸化膜、４６・・・レジス
ト、８１・・・拡散層。 出願人代理人 弁理士 鈴江武彦 第、４菌 第１５が ９１６ ％ Ｉ！ １７図第１８ＷＩ 第１９１Ｉｙ １６事件の表示 特願昭５９−２３５１９２号 ２、発明の名称 半導体集積回路装置及びそのパターンレイアウト方法３
、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 ４、代理人 東京都港区虎ノ門１丁目２６番５号 第１７森ビル７、
補正の内容 （１）明細書全文を別紙の如く訂正する。 （２）図面を別紙の如く訂正する。 明 細 書 １、発明の名称 半導体集積回路装置及びその パターンレイアウト方法 ２、特許請求の範囲 （１）、半導体基板と、この基板上に設けられた配線層
と、この配４１層上に第１の絶縁膜を介して設けられた
第１の金属層と、この第１の金属層を含む第１の絶縁膜
上に第２の絶縁膜を介して設けられた第２の金ｊ！！層
と、前記第１、第２の金属層を電気的に接続するととも
に、中心線が前記配線層の中心線と一致するヴィアコン
タクトホールとを具備することを特徴とする半導体集積
回路装置。 （２）、配線層が、半導体基板上に絶縁して設 。 けられた多結晶シリコンからなる配線層であることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 （３）、配線層が半導体基板表面に設けられた拡散層で
あることを特徴とする特許請求の範囲第１項記載の半導
体集積回路。 （４）、各種機能回路を収納した単位セルによって形成
した複数のセル行と、これらセル行間に配設された配線
領域と、この配線領域及び前記単位セル内に前記セル行
と直交して設けられ前記セル行の第１の単位セルに電気
的に接続する配線層と、同配線領域に前記セル行に沿っ
て設けられ前記セル行の上記単位セルとは別の第２の単
位セルに前記配線層を介して電気的に接続する第１の金
属層と、同配置１ｆｉ域及びセル行に該セル行と直交す
る方向に沿って設けられた第２の金属層と、同配線領域
に設けられ前記第１、第２の金属層を電気的に接続する
とともに、中心線が前記配線層の中心線と一致するヴィ
アコンタクトホールとを具備することを特徴とする半導
体集積回路装置。 （５）、配線層が、半導体基板上に絶縁して設けられた
多結晶シリコンからなる配ｍｍであることを特徴とする
特許請求の範囲第４項記載の半導体集積回路装置。 （６）、配線層が半導体基板表面に設けられた拡散層で
あることを特徴とする特許請求の範囲第４項記載の半導
体集積回路装置。 （７）、半導体基板と、この基板に設けられた配線層と
、この配線層上に第１の絶縁膜を介して設けられた第１
の金属層と、この第１の金属層を含む第１の絶Ｒ膜上に
第２の絶ＲＩ！ｉを介して設けられた第２の金属層と、
前記第１、第２の金属層を電気的に接続するヴィアコン
タクトホールとを具備し、ヴィアコンタクトホール下の
前記配線層の幅がその他の領域の配線層の幅より広いこ
とを特徴とする半導体集積回路装置。 （８）、配線層が、半導体基板上に絶縁して設けられた
多結晶シリコンからなる配線層であることを特徴とする
特許請求の範囲第７１１記載の半導体集積回路装置。 （９）、配線層が半導体基板表面に設けられた拡散層で
あることを特徴とする特許請求の範囲第７項記載の半導
体集積回路装置。 （１０）、各種渫能回路を収納した単位セルによって形
成した複数のセル行と、これらセル行間に配設される配
線領域と、この配線領域及び前記単位セル内に前記セル
行と直交して設けられ前記セル行の第１の単位セルに電
気的に接続する配線層と、同配線領域に前記セル行に沿
って設けられ前記セル行の上記単位セルとは別の第２の
単位セルに前記配線層を介して電気的に接続する第１の
金属層と、同配線領域及びセル行に前記セル行と直交す
る方向に沿って設けられた第２の金属層と、同配線領域
に設けられ前記第１、第２の金属層を電気的に接続する
ヴィアコンタクトホールとを具備し、ヴィアコンタクト
ホール下の前記配線層の幅がその他の領域の配線層の幅
よりも広いことを特徴とする半導体集積回路装置。 （１１）、配線層が、半導体基板上に絶縁して設けられ
た多結晶シリコンからなる配線層であることを特徴とす
る特許請求の範囲第１０項記載の半導体集積回路装置。 （１２）、配線層が半導体基板表面に設けられた拡散層
であることを特徴とする特許請求の範囲第１０項記載の
半導体集積回路。 （１３）、半導体基板と、この基板上に設けられた配線
層と、この配線層上に第１の絶縁膜を介して設けられた
第１の金属層と、この第１の金属層を含む第１の絶縁膜
上に設けられた第２の絶縁膜を介して設けられた第２の
金属層と、前記第１、第２の金属層を電気的に接続する
ヴィアコンタクトホールとを具備し、前記第１、第２の
金属層のヴィアコンタクトホールに対するオーバーラツ
プを、配線層の長手方向と直交する方向に大きくするこ
とを特徴とする半導体集積回路装置。 （１４）、配線層が、半導体基板上に絶縁して設けられ
た多結晶シリコンからなる配線であることを特徴とする
特許請求の範囲第１３項記載の半導体集積回路装置。 （１５）、配線層が半導体基板表面に設けられた拡散層
であることを特徴とする特許請求の範囲第１３項記載の
半導体集積回路装置。 （１６）、各種機能回路を収納した単位セルによって形
成したセル行と、これらセル行間に配設される配線領域
と、この配線領域及び前記単位セル内に前記セル行と直
交して設けられ前記セル行の第１の単位セルに電気的に
接続する配ｍ層と、同配線領域に前記セル行に沿って設
けられ前記セル行の上記単位セルとは別の第２の単位セ
ルに前記配線層を介して電気的に接続する第１の金属層
と、同配線領域及びセル行に前記セル行と直交する方向
に沿って設けられた第２の金属層と、同配線ａｍ、に設
けられ前記第１、第２の金属層を電気的に接続するヴィ
アコンタクトホールとを具備し、前記第１、第２の金属
層のヴィアコンタクトホールに対するオーバーラツプを
、配線層の長手方向と直交する方向に大きくすることを
特徴とする半導体集積回路装置。 （１７）、配線層が、半導体基板上に絶縁して設けられ
た多結晶シリコンからなる配線であることを特徴とする
特許請求の範囲第１６項記載の半導体集積回路装置。 （１８）、配線層が半導体基板表面に設けられた拡散層
であることを特徴とする特許請求の範囲第１６項記載の
半導体集積回路装置。 （１９）、半導体基板と、この基板上に設けられた配線
層と、この配線層上に第１の絶縁膜を介して設けられた
第１の金属層と、この第１の金属層を含む第１の絶縁膜
上に第２の絶縁膜を介して設けられた第２の金属層と、
前記第１、第２の金属層を電気的に接続するヴィアコン
タクトホールとを具備する半導体集積回路装置のパタ一
二・レイアウト方法において、配ＰＪ層の中心線とヴィ
アコンタクトホールの中心線とを一致させることを特徴
とする半導体集積回路１ｆｌのパターンレイアウト方法
。 ３、発明の詳細な説明 〔発明の技術分野〕 本発明は多層メタル配線技術を用いた半導体集積回路装
置及びそのパターンレイアウト方法に関し、主に電算機
を用いた自動設計に使用されるものである。 〔発明の技術的背景とその問題点〕 周知の如く、多層メタル配線技術を用いた大規模集積回
路（以下、ＬＳＩと称する）のパターンレイアウトは、
主に電算機を用いた自動設計に使用される。ここで、Ｌ
ＳＩの電算機を用いた自動設計例を第５図及び第６図を
参照して説明する。 なお、第５図は半導体集積回路装置のパターンレイアウ
ト図、第６図は第５図の半導体集積回路装置を構成。す
る１個のセルのパターン平面図である。 図中の１・・・は、セル行である。これらセル行１・・
・は、ビルディング・ブロック方式と呼ばれる複数のセ
ル２・・・から構成されている。前記セル行１・・・間
は、配線領域（チャネル領域）３．３となっている。こ
れら配線領域３．３には、第１層目のＡ２配置１４がセ
ル行方向に設けられている。このＡＲ配線４はセル２・
・・に供給するＩ！源として使用される。また、前記配
線領域３．３及びセル行１・・・には、入力として使用
される多結晶シリコンからなる配線層５、出力として使
用される第２層目のＡ℃配線６が、夫々セル行１・・・
と直交する方向に設けられている。なお、前記Ａ２配線
６は、セル行１・・・が設けられた領域ではセル行１・
・・を横切るスルー配線として用いられている。前記第
１層目のＡ℃配線４と第２層目のＡ２配線６とは、ヴイ
ア（Ｖ ｉ ａ）コンタクトホール７・・・によって接
続されている。同様に、前記第１１１目のＡ２配線４と
配線層５とは第１のコンタクトホール８・・・によって
接続され、第１ｍｌ目のＡ２配線４と基板表面の拡散層
９とは第２のコンタクトホール１０・・・によって接続
されている。 こうした構造の半導体集積回路装置において、ＡＩ２配
線４．６及び配線ＩＪ５の夫々の中心線、セル２・・・
の発生原点は単位格子上に位置しており、単位格子の大
きさくピッチ）は夫々必ずしも同じ値ではない。 従って、従来技術によれば、第１層目のＡｎ配ｌ１Ｉ４
とシリコン基板が短絡したり、第２層目のＡ２配線６が
段切れするという問題を有する。これについて、第７図
〜第９図を参照して説明する。 ここで、第７図はヴィアコンタクトホール形成用の写真
蝕刻（ＰＥＰ）の感光時の半導体集積回路装置の断面図
を、第８図は第７図に対応したパターン図を示す。第７
図において、１１はシリコン基板である。この基板１１
上には、シリコン酸化ｌ！Ｊ１２を介して多結晶シリコ
ンからなる配線層１３が設けられている。この配線１１
１３を含む酸化１！Ｊ１２上には、第１層目のＡＱ配線
１４が第１のＣＶＤ膜１５１を介して設けられている。 このＣＶＤＩＩ！Ａ１５を上ニハ、第２のＣＶＤＦ１１
５２、レジスト１６が設けられている。同図で、感光さ
れるレジスト１６の面は、配線層１３の存在により隆起
した状態になっている。従って、この状態でマスク１７
を用いて感光すると、光が矢印Ａの方向に反射する。そ
の結果、この状態で工程を進めると、最悪の場合第９図
に示す如く酸化膜１２が部分的に除去され、第１層目の
Ａｆｉ配線１４と除去された酸化１！！１２から露出す
る基板１１とが短絡する。また、配線層１３の存在によ
り起伏が激しくなり、第２層目のＡ２配線１８が段ぎれ
（０印部分）を起こす危険がある。なお、第８図におい
て、Ｐは第２Ｊｉ目のへ２配線１８のピッチを示す。ま
た、第９図において、Ｌ！はヴィアコンタクトホール１
９の実際の開口幅を、Ｌ２は設計上の開口幅を夫々示す
。 このようなことから、下記、（ア）、（イ）の対策方法
が取られている。 （ア）、第１層目のＡＲ配線及び第２層目のＡ２配線の
ヴィアコンタクトホールに対するオーバーラツプ部分を
追加すること。即ち、これは、第１０図に示す如く、実
際に開口されるヴィアコンタクトホール２０の大きさを
考慮して、その周囲に第１層目のＡ２配線１４と第２層
目のＡｆｆｉ配線１８のオーバーラツプを付けるという
方法である。しかしながら、この方法によれば、第２層
目のＡ２配線１８のピッチはＰ′と広がったヴィアコン
タクトホール２ｏの分大きくなり、ＬＳＩの集積度を低
下させる。 （イ）、ヴィアコンタクトホールを配線層間に位置する
ように設けること。これについて、第１１図、第１２図
を参照して説明する。なお、第１２図は第１１図のＸ−
Ｘ５に沿う断面図である。 即ち、これは、多結晶シリコンからなる配線層１３の起
因する隆起を考慮し、配線層１３のピッチｐ ｎを大き
くとり、ヴィアコンタクトホール２１を配線ＩＰｆ１３
．１３間の平坦な部分に設ける方法である。しかしなが
ら、この方法によれば、配線層１３のピッチがＰ″とヴ
ィアコンタクトホール２１の幅程度広くなり、ＬＳＩの
集積度を低下させる。 〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、誤差の少な
いヴィアコンタクトホールを形成するとともに、素子の
集積度を向上できる半導体集積回路装置及びそのパター
ンレイアウト方法を提供することを目的とする。 〔発明の概要〕 本発明は、主として電子計算機を用いて自動設計される
半導体集積回路装置に関するもので、その要点は下記の
３つの手段のうち少なくとも１つを用いることにより、
上記目的の達成を図ったことを骨子とする。 ■、配線層の中心線とヴィアコンタクトホールの中心線
を一致させる手段。 ■、ヴィアコンタクトホール下の配線層の幅を他の領域
の配線層の幅に対して広げる手段。 ■、第１１目、第２層目の金属層のヴィアコンタクトホ
ールに対するオーバーラツプを配線層の長手方向と直交
する方向に大きくする手段。 〔発明の実施例〕 以下、本発明の実施例を図を参照して説明する。 実施例１ 第１図〜第３図を参照して説明する。ここで、第１図は
本発明の実施例１に係る半導体集積回路装置のパターン
平面図、第２図は第１図を部分的に拡大したパターン平
面図、第３図は第２図のＸ−Ｘ線に沿うヴィアコンタク
トホール形成前の断面図である。なお、第１図は、点線
内領域Ａを除き他の実施例２〜４も同様である。 まず、第１図について説明する。 図中の３１１．３１２．３１ｉ・・・は、セル行である
。これらセル行３１は、ビルディング・ブロック方式と
呼ばれる複数の単位セル３２ａ、３２ｂ１３２Ｃ・・・
から構成されている。前記せル３１１・・・間は、配線
領域（チャネル領域）３３１．３３２・・・となってい
る。これら配線領域３３１．３３２・・・には、第１の
金属層としての第１層目のＡｎ配線３４ａ、３４ｂ、３
４Ｃがセル行方向に設けられている。これらのＡ２配＄
ｌ３４ａ、３４ｂ、３４ｃは上記単位セルへ電源を供給
するための電源線としても使用される。前記配線領域３
３１．３３２及びセル行には、入力として使用される多
結晶シリコンからなる配線層３５ａ。 ３５ｂ、３５ｃ、出力として使用される第２の金属層と
しての第２層目のＡｊ２配置３６ａ、３６ｂが、夫々セ
ル行３１１・・・と直交する方向に設けられている。こ
こで、前記ＡＪ２配線３６ａ、３６ｂは、セル行３１１
・・・が設けられた領域ではセル行３１・・・を横切る
スルー配線として用いられている。 なお、上記配線層３５ａ・・・は半導体基板上に絶縁膜
を介して形成され、更にこの配線層３５ａ・・・上には
第１層目のＡｎ配線３４ａ・・・、第２層目のＡｎ配線
３６ａ・・・が順次絶縁膜を記して形成されている。 以下、第１図に基づき更に詳述する。単位セル３２ａを
構成するインバータ３７の出力端は、図示しないコンタ
クトホールを介して第２１１目のへ２配線３６ａの一端
に接続される。このＡ２配線３６ａはセル行３１２上を
通過し、配！１領域３３２においてその他端がヴィアコ
ンタクトホール３８を介して第１層目のＡ２配線３４ｃ
の一端に接続されている。上記ヴィアコンタクトホール
３８の下には、後記するように配線１１３５ｔ）が形成
されている。前記Ａ２配線３４ｃの他端は、コンタクト
ホール３９を介して配線層３５ｃの一端に接続されてい
る。このＡ２配線３４ｃの他端は、単位セル３２ｅの１
アゲート４０の一方の入力端に接続されている。従って
、インバータ３７の出力はＡｇ配線３６ａ、３４ｃ及び
配線ＪＩ３５ｃを介して１アゲート４０の一方の入力端
に供給されることになる。 また、単位セル３２ｃのインバータ４１の出力端は、図
示しないコンタクトホールによって第２層目のＡ２配線
３６ｂに接続される。このＡｇ配線３６ｂの一端は、コ
ンタクトホール４２を介して第１層目のＡ２配線３４ａ
の一端に接続されている。このＡ２配線３４ａの他端は
、コンタクトホール４３を介して配線層３５ａの一端に
接続されている。この配線層３５ａの他端は単位セル３
２ｂのクロックドインバータ４４の入力端に接続されて
いる。一方、上記第２層目のＡ℃配線３６ｔ）の他端は
、コンタクトホール４５を介して第１層目のＡλ配置１
３４ｂの一端に接続されている。このＡ２配線３４ｂの
他端は、上記第２層目のＡλ配置１３６ａ下に絶縁膜を
介して設けられるコンタクトホール４６を介して配線層
３５ｂの一端に接続されている。この配線層３５ｂは、
上記ヴィアコンタクトホール３８下を通過しく絶縁膜を
介して）しており、その他端が単位セル３２ｄのナント
ゲート４７の一方の入力端に接続されている。従って、
インバータ４１の出力は、ＡＪ２配置１ｔ３６ｂ、３４
ａ及び配線層３５．８を記してクロックドインバータ４
４の入力端に供給されるとともに、Ａｊ２配ＩＪ１３６
ｂ、３４ｂ及び配線層３５ｂを介してナントゲート４７
の一方の入力端に供給される。 第２図及び第３図において、５１は例えばシリコン基板
である。この基板５１上には、シリコン酸化膜５２を介
して多結晶シリコンからなる配線層３５ｂが設けられて
いる。この配線層３５ｂを含む酸化膜５２上には、第１
層目のへ〇、配線３４ｃが第１のＣＶＤ膜５３１を介し
て設けられている。このＣＶＤｌｌ１５３を上には、第
２のＣＶＤ１１５３２ を介シテ第２１１ 目（７）
Ａ ｆｆｉ 配線３６ａが設けられている。即ち、実施
例１では、第２図及び第４図に示す如く、レジスト５４
を用いて多結晶シリコンからなる配線１１３５ｂの中心
線５５とヴィアコンタクトホール（実線）３８の中心線
を合せてパターンレイアウトを行なった。 その結果、レジスト平行面に反射する光を最小に押える
ことが・できる。なお、図中の５６（一点鎖線）は、実
際に形成されるヴィアコンタクトホール形成予定部であ
る。 従って、実施例１によれば、配線層３５ｂの中心線とヴ
ィアコンタクトホール３８の中心線とを一致させてパタ
ーンレイアウトするため、配線層３５ｂ上周辺のレジス
トの斜面で反射する光を最小に押え、設計値寸法に対し
誤差の少ないヴィアコンタクトホール３８を形成できる
。また、従来の改良された半導体集積回路装置（第１２
図）の場合と比べ、配線ピッチを小さくできるため、集
積度を著しく向上できる。 また、第２図に示す如く、配線１ｉ１３５ｂの中心１５
５とヴィアコンタクトホール３８の中心線とが一致した
構造となっているため、設計寸法に対し誤差の少ないヴ
ィアコンタクトホール３８を形成できるとともに、素子
の集積度を向上できる。 実施例２ 第１３図、第１４図を′参照して説明する。なお、第１
３図は第１図の領域Ａに対応したパターン平面図、第１
４図は第１３図のＸ−Ｘａに沿うヴィアコンタクトホー
ル形成前の断面図である。即ち、実施例２では、ヴィア
コンタクトホール３８下の多結晶シリコンからなる配線
層６１の幅をその他の領域の配線層６１の幅より広げた
構造となっている。なお、図中の６２は、幅を広げる前
の配線層端を示す。 従って、実施例２によれば、ダイアコンタク１〜ホール
３８下の配線層６１の幅がその他の領域の配線層６１の
幅より広がった構造となっているため、ヴィアコンタク
トホール３８のエツジの下の起伏をなくすことができる
。その結果、従来（第６図）と比べ配線層６１上周辺の
レジストの斜面上で反射する光の量を減少し、設計値寸
法に対し誤差の少ないヴィアコンタクトホール３８を形
成できる。また、従来と比べ集積度を向上できる。 実施例３ 第１５図、第１６図を参照して説明する。なお、第１５
図は第１図の領Ｉ！Ａに対応したパターン平面図、第１
６図は第１５図のｘ−Ｘ線に沿うヴィアコンタクトホー
ル形成前の断面図である。即ち、実施例３では、ヴィア
コンタクトホール３８の中心線と多結晶シリコンからな
る配線１７１の中心線を一致させるとともに、ヴィアコ
ンタクトホール３８下の前記配線層７１の幅をその他の
領域の配線層７１の幅よりも広げた構造となっている。 なお、配線層７１の広がり幅は、ヴィアコンタクトホー
ル３８の開口径よりも少し大きくした。 従って、実施例３によれば、実施例１の場合と比べ一層
設計値寸法に対し誤差の少ないヴイアコンタクトホル３
８を形成できる。また、実施例１と同様、素子の集積度
を著しく向上できる。 実施例４ 第１７図、第１８図を参照して説明する。なお、第１７
は第１図の領域Ａに対応したパターン平面図、第１８図
は第１７図のｘ−Ｘ線に沿うヴィアコンタクトホール形
成前の断面図である。即ち、実施例４では、ヴィアコン
タクトホール３８の中心線と配線層３５ｂの中心線を一
致させるとともに、第１層目のＡ２配線８１及び第２層
目のＡ２配線８２のヴィアコンタクトホール３８に対す
るオーバーラツプを、配線層３５ｂの長手方向と直交す
る方向に大きくした構造となっている。なお、オーバー
ラツプの大きさは、ヴィアコンタクトホール３８の中心
線と配線層３５ｂの中心線が一致していない場合と比べ
、最小となるようにした。 従って、実施例４によれば、設計値寸法に対し誤差の少
ないヴィアコンタクトホール３８を形成できる。また、
配線ピッチを最小にできるため、実施例１と同様、素子
の集積度を著しく向上できる。 なお、上記実施例では、第１層目のへ２配線が下層（基
板側）に、かつ第２層目のＡ２配線が上層（基板と反対
側）に設けられた場合について述べたが、これに限定さ
れず、例えば第２０図に示す如く第１層目のＡ℃配線３
４′が上層に設けられ、かつ第２層目のＡ２配線３６′
が下層に設けられた場合でも良い。 また、上記実施例では、配線層がシリコン基板上にシリ
コン酸化膜を介して形成された多結晶シリコンからなる
配線層の場合について述べたが、これに限らない。例え
ば、第１９図に示す如く、シリコン基板５１の表面に拡
散層９１を設けた構造のものでもよい。但し、この場合
、拡散層９１上に対応するシリコン酸化膜９２の部分は
凹状とする。このようにすれば、レジスト５４面での光
の反射はヴィアコンタクトホールに対し内側へ向かうた
め、ヴィアコンタクトホールの境界線での光が弱まり、
ヴィアコンタクトホールが設計値寸法より小さくなる。 そこで、本発明を適用すると、 −上記実施例と同様
な効果を得ることができる。 〔発明の効果〕 以上詳述した如く本発明によれば、設計値寸法に対し誤
差の少ないヴィアコンタクトホールを形成するとともに
、素子の集積度を向上し得る半導体集積回路装置及びそ
のパターンレイアウト方法を提供できるものである。 ４、図面の簡単な説明 第１図は本発明の実施例１に係る半導体集積回路装置の
パターンレイアウト図、第２図は第１図を部分的に拡大
した半導体集積回路装置のパターン平面図、第３図は第
２図のｘ−Ｘ線に沿う断面図、第４図は第２図のＸ−Ｘ
線に沿うヴイアコンタクトボール形成前の断面図、第５
図は従来の半導体集積回路装置のパターンレイアウト図
、第６図は第５図の半導体集積回路装置の１個の単位セ
ルのパターン平面図、第７図はヴィアコンタクトホール
形成用のＰＥＰの感光時の半導体集積回路装置の断面図
、第８図は第７図に対応したパターン平面図、第９図は
従来技術の問題点を説明するための半導体集積回路装置
の断面図、第１０図、第１１図は夫々従来の改良された
半導体集積回路装置のパターン平面図、第１２図は第１
１図のＸ−Ｘ線に沿う断面図、第１３図は本発明の実施
例２に係る半導体集積回路装置の要部のパターン平面図
、第１４図は第１３図のＸ−Ｘ線に沿うヴィアコンタク
トホール形成前の断面図、第１５図は本発明の実施例３
に係る半導体集積回路装置の要部のパターン平面図、第
１６図は第１５図のＸ−Ｘ線に沿うヴィアコンタクトホ
ール形成前の断面図、第１７図は本発明の実施例４に係
る半導体集積回路装置の要部のパターン平面図、第１８
図は第１７図のＸ−Ｘ線に沿うヴィアコンタクトホール
形成前の断面図、第１９図はシリコン基板表面に拡散層
を形成した場合の半導体集積回路装置の断面図、第２０
図は本発明のその他の実施例に係る半導体集積回路装置
のパターンレイアウト図である。 ３１Ｌ、３１ｚ、３１３−セル行、３２ａ〜３２ ｅ
＝・・単位セル、３３１．３３２・・・配線＊ｌＲ１３
４ａ 〜３４ｃ、８１−・・第１層目のＡｆｉ配線、３
５ａ〜３５ｃ、６１．７１・・・多結晶シリコンからな
る配線層、３６ａ、３６ｂ、８２・・・第２層目のＡ２
配線、３８・・・ヴィアコンタクトホール、５１・・・
シリコン基板、５２．９２・・・シリコン酸化膜、５４
・・・レジスト、９１・・・拡散層。 出願人代理人 弁理士 鈴江武彦 第１図 第 ４ 図 第９図 第１０図 第 １３ 図 第１５図 第１６図 第１７図 第１８図 第１９図
Claims (19)
- （１）、半導体基板と、この基板上に設けられた配線層
と、この配線層上に第１の絶縁膜を介して設けられた第
１の金属層と、この第１の金属層を含む第１の絶縁膜上
に第２の絶縁膜を介して設けられた第２の金属層と、前
記第１、第２の金属層を電気的に接続するとともに、中
心線が前記配線層の中心線と一致するヴィアコンタクト
ホールとを具備することを特徴とする半導体集積回路装
置。 - （２）、配線層が、半導体基板上に絶縁して設けられた
多結晶シリコンからなる配線層であることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。 - （３）、配線層が半導体基板表面に設けられた拡散層で
あることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。 - （４）、各種機能回路を収納した単位セルによって形成
した複数のセル行と、これらセル行間に配設された配線
領域と、この配線領域に前記セル行と直交して設けられ
前記セル行の第１の単位セルに電気的に接続する配線層
と、同配線領域に前記セル行に沿つて設けられ前記セル
行の第２の単位セルに電気的に接続する第１の金属層と
、同配線領域及びセル行に該セル行と直交する方向に沿
って設けられた第２の金属層と、同配線領域に設けられ
前記第１、第２の金属層を電気的に接続するとともに、
中心線が前記配線層の中心線と一致するヴィアコンタク
トホールとを具備することを特徴とする半導体集積回路
装置。 - （５）、配線層が、半導体基板上に絶縁して設けられた
多結晶シリコンからなる配線層であることを特徴とする
特許請求の範囲第４項記載の半導体集積回路装置。 - （６）、配線層が半導体基板表面に設けられた拡散層で
あることを特徴とする特許請求の範囲第４項記載の半導
体集積回路装置。 - （７）、半導体基板と、この基板に設けられた配線層と
、この配線層上に第１の絶縁膜を介して設けられた第１
の金属層と、この第１の金属層を含む第１の絶縁膜上に
第２の絶縁膜を介して設けられた第２の金属層と、前記
第１、第２の金属層を電気的に接続するヴィアコンタク
トホールとを具備し、ヴィアコンタクトホール下の前記
配線層の幅がその他の領域の配線層の幅より広いことを
特徴とする半導体集積回路装置。 - （８）、配線層が、半導体基板上に絶縁して設けられた
多結晶シリコンからなる配線層であることを特徴とする
特許請求の範囲第７項記載の半導体集積回路装置。 - （９）、配線層が半導体基板表面に設けられた拡散層で
あることを特徴とする特許請求の範囲第７項記載の半導
体集積回路装置。 - （１０）、各種機能回路を収納した単位セルによつて形
成した複数のセル行と、これらセル行間に配設される配
線領域と、この配線領域に前記セル行と直交して設けら
れ前記セル行の第１の単位セルに電気的に接続する配線
層と、同配線領域に前記セル行に沿つて設けられ前記セ
ル行の第２の単位セルに電気的に接続する第１の金属層
と、同配線領域及びセル行に前記セル行と直交する方向
に沿つて設けられた第２の金属層と、同配線領域に設け
られ前記第１、第２の金属層を電気的に接続するヴィア
コンタクトホールとを具備し、ヴィアコンタクトホール
下の前記配線層の幅がその他の領域の配線層の幅よりも
広いことを特徴とする半導体集積回路装置。 - （１１）、配線層が、半導体基板上に絶縁して設けられ
た多結晶シリコンからなる配線層であることを特徴とす
る特許請求の範囲第１０項記載の半導体集積回路装置。 - （１２）、配線層が半導体基板表面に設けられた拡散層
であることを特徴とする特許請求の範囲第１０項記載の
半導体集積回路。 - （１３）、半導体基板と、この基板上に設けられた配線
層と、この配線層上に第１の絶縁膜を介して設けられた
第１の金属層と、この第１の金属層を含む第１の絶縁膜
上に設けられた第２の絶縁膜を介して設けられた第２の
金属層と、前記第１、第２の金属層を電気的に接続する
ヴィアコンタクトホールとを具備し、前記第１、第２の
金属層のヴィアコンタクトホールに対するオーバーラッ
プを、配線層の長手方向と直交する方向に大きくするこ
とを特徴とする半導体集積回路装置。 - （１４）、配線層が、半導体基板上に絶縁して設けられ
た多結晶シリコンからなる配線であることを特徴とする
特許請求の範囲第１３項記載の半導体集積回路装置。 - （１５）、配線層が半導体基板表面に設けられた拡散層
であることを特徴とする特許請求の範囲第１３項記載の
半導体集積回路装置。 - （１６）、各種機能回路を収納した単位セルによって形
成したセル行と、これらセル行間に配設される配線領域
と、この配線領域に前記セル行と直交して設けられ前記
セル行の第１の単位セルに電気的に接続する配線層と、
同配線領域に前記セル行に沿つて設けられ前記セル行の
第２の単位セルに電気的に接続する第１の金属層と、同
配線領域及びセル行に前記セル行と直交する方向に沿っ
て設けられた第２の金属層と、同配線領域に設けられ前
記第１、第２の金属層を電気的に接続するヴィアコンタ
クトホールとを具備し、前記第１、第２の金属層のヴィ
アコンタクトホールに対するオーバーラップを、配線層
の長手方向と直交する方向に大きくすることを特徴とす
る半導体集積回路装置。 - （１７）、配線層が、半導体基板上に絶縁して設けられ
た多結晶シリコンからなる配線であることを特徴とする
特許請求の範囲第１６項記載の半導体集積回路装置。 - （１８）、配線層が半導体基板表面に設けられた拡散層
であることを特徴とする特許請求の範囲第１６項記載の
半導体集積回路装置。 - （１９）、半導体基板と、この基板上に設けられた配線
層と、この配線層上に第１の絶縁膜を介して設けられた
第１の金属層と、この第１の金属層を含む第１の絶縁膜
上に第２の絶縁膜を介して設けられた第２の金属層と、
前記第１、第２の金属層を電気的に接続するヴィアコン
タクトホールとを具備する半導体集積回路装置のパター
ンレイアウト方法において、配線層の中心線とヴィアコ
ンタクトホールの中心線とを一致させることを特徴とす
る半導体集積回路装置のパターンレイアウト方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235192A JPH0644593B2 (ja) | 1984-11-09 | 1984-11-09 | 半導体集積回路装置 |
| EP85114225A EP0182222B1 (en) | 1984-11-09 | 1985-11-08 | Semiconductor integrated circuit device constructed by polycell technique |
| DE8585114225T DE3583113D1 (de) | 1984-11-09 | 1985-11-08 | Integrierte halbleiterschaltungsanordnung in polycell-technik. |
| US06/796,422 US4716452A (en) | 1984-11-09 | 1985-11-08 | Semiconductor integrated circuit device constructed by polycell technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235192A JPH0644593B2 (ja) | 1984-11-09 | 1984-11-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61114551A true JPS61114551A (ja) | 1986-06-02 |
| JPH0644593B2 JPH0644593B2 (ja) | 1994-06-08 |
Family
ID=16982439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59235192A Expired - Lifetime JPH0644593B2 (ja) | 1984-11-09 | 1984-11-09 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4716452A (ja) |
| EP (1) | EP0182222B1 (ja) |
| JP (1) | JPH0644593B2 (ja) |
| DE (1) | DE3583113D1 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0182222B1 (en) | 1991-06-05 |
| EP0182222A2 (en) | 1986-05-28 |
| JPH0644593B2 (ja) | 1994-06-08 |
| EP0182222A3 (en) | 1987-05-27 |
| US4716452A (en) | 1987-12-29 |
| DE3583113D1 (de) | 1991-07-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |