JPH0645330A - 集積回路の平坦化方法 - Google Patents
集積回路の平坦化方法Info
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- JPH0645330A JPH0645330A JP5072718A JP7271893A JPH0645330A JP H0645330 A JPH0645330 A JP H0645330A JP 5072718 A JP5072718 A JP 5072718A JP 7271893 A JP7271893 A JP 7271893A JP H0645330 A JPH0645330 A JP H0645330A
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- layer
- integrated circuit
- insulating
- forming
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/092—Manufacture or treatment of dielectric parts thereof by smoothing the dielectric parts
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 集積回路の表面を平坦化させる方法及びその
結果得られる集積回路構成体が提供される。 【構成】 第一絶縁層18を付着形成し且つパターン形
成した後に、装置上に第二絶縁層24を付着形成する。
次いで平坦化層26を付着形成し且つエッチバックす
る。平坦化層の一部が第二絶縁層の地形的に低い領域に
残存して装置の表面を平坦化させる。次いで、第三絶縁
層28を付着形成し、更に第四絶縁層30を付着形成す
る。これらの層を貫通してコンタクトビアを形成して第
一導電層20の一部を露出させる。第二導電層34を付
着形成しパターン形成して第一導電層との電気的接触を
形成する。
結果得られる集積回路構成体が提供される。 【構成】 第一絶縁層18を付着形成し且つパターン形
成した後に、装置上に第二絶縁層24を付着形成する。
次いで平坦化層26を付着形成し且つエッチバックす
る。平坦化層の一部が第二絶縁層の地形的に低い領域に
残存して装置の表面を平坦化させる。次いで、第三絶縁
層28を付着形成し、更に第四絶縁層30を付着形成す
る。これらの層を貫通してコンタクトビアを形成して第
一導電層20の一部を露出させる。第二導電層34を付
着形成しパターン形成して第一導電層との電気的接触を
形成する。
Description
【0001】
【産業上の利用分野】本発明は、大略、半導体集積回路
技術に関するものであって、更に詳細には、多層の金属
相互接続線を有する集積回路の製造方法及び集積回路構
成体に関するものである。
技術に関するものであって、更に詳細には、多層の金属
相互接続線を有する集積回路の製造方法及び集積回路構
成体に関するものである。
【0002】
【従来の技術】集積回路における部品の集積度を増加さ
せることにより、種々の部品を製造するために多層を使
用し且つ一つの層と別の層とを接続させるために層間に
コンタクトを使用することが必要である。然しながら、
コンタクト及び多層を形成することは、装置の表面上に
谷や丘を形成することとなる。当業者により理解される
如く、凹凸のある地形上を交差する場合に、上側の相互
接続層が一定の断面を維持するようにさせることは困難
である。このことは、例えば金属相互接続線及びコンタ
クトにおけるボイドの発生等のステップカバレッジ即ち
段差被覆の問題を発生する場合がある。ステップカバレ
ッジ即ち段差被覆の問題は、高い電流密度を有する金属
相互接続線を発生する場合がある。これらの欠陥は、エ
レクトロマイグレーションやその他の関連した装置の障
害メカニズムを発生する場合がある。
せることにより、種々の部品を製造するために多層を使
用し且つ一つの層と別の層とを接続させるために層間に
コンタクトを使用することが必要である。然しながら、
コンタクト及び多層を形成することは、装置の表面上に
谷や丘を形成することとなる。当業者により理解される
如く、凹凸のある地形上を交差する場合に、上側の相互
接続層が一定の断面を維持するようにさせることは困難
である。このことは、例えば金属相互接続線及びコンタ
クトにおけるボイドの発生等のステップカバレッジ即ち
段差被覆の問題を発生する場合がある。ステップカバレ
ッジ即ち段差被覆の問題は、高い電流密度を有する金属
相互接続線を発生する場合がある。これらの欠陥は、エ
レクトロマイグレーションやその他の関連した装置の障
害メカニズムを発生する場合がある。
【0003】
【発明が解決しようとする課題】従って、ステップカバ
レッジ即ち段差被覆の問題を緩和し且つ平坦化したトポ
グラフィ即ち地形的構成を与える集積回路構成体及びそ
の製造方法を提供することを望まれている。更に、この
ような方法が製造プロセスの複雑性を著しく増加させる
ものでないことが望ましい。
レッジ即ち段差被覆の問題を緩和し且つ平坦化したトポ
グラフィ即ち地形的構成を与える集積回路構成体及びそ
の製造方法を提供することを望まれている。更に、この
ような方法が製造プロセスの複雑性を著しく増加させる
ものでないことが望ましい。
【0004】
【課題を解決するための手段】本発明によれば、集積回
路の平坦化を改善する方法が提供される。第一導電層を
付着形成し、且つパターン形成した後に、装置上に第一
絶縁層を付着形成する。次いで、集積回路上に厚い平坦
化層を付着形成し且つエッチバックする。この平坦化層
の一部は第一絶縁層の地形的に低い領域に残存し装置の
表面を平坦化させることが可能である。次いで、集積回
路上に第二絶縁層を付着形成し、次いで第三絶縁層を付
着形成する。これらの層を貫通してコンタクトビア即ち
接触貫通孔を形成し、第一導電層の一部を露出させる。
次いで、装置上に第二導電層を付着形成すると共にパタ
ーン形成して、第一導電層と電気的接触を形成する。
路の平坦化を改善する方法が提供される。第一導電層を
付着形成し、且つパターン形成した後に、装置上に第一
絶縁層を付着形成する。次いで、集積回路上に厚い平坦
化層を付着形成し且つエッチバックする。この平坦化層
の一部は第一絶縁層の地形的に低い領域に残存し装置の
表面を平坦化させることが可能である。次いで、集積回
路上に第二絶縁層を付着形成し、次いで第三絶縁層を付
着形成する。これらの層を貫通してコンタクトビア即ち
接触貫通孔を形成し、第一導電層の一部を露出させる。
次いで、装置上に第二導電層を付着形成すると共にパタ
ーン形成して、第一導電層と電気的接触を形成する。
【0005】
【実施例】以下に説明する処理ステップ及び構成は、集
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる集積回路製造技術に関連して実施することことが可
能なものであり、本発明の重要な特徴を理解するのに必
要な処理ステップについて重点的に説明する。尚、添付
の図面は、縮尺通りに描いたものではなく、本発明の重
要な特徴を示すために適宜拡縮して示してある。
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる集積回路製造技術に関連して実施することことが可
能なものであり、本発明の重要な特徴を理解するのに必
要な処理ステップについて重点的に説明する。尚、添付
の図面は、縮尺通りに描いたものではなく、本発明の重
要な特徴を示すために適宜拡縮して示してある。
【0006】図1を参照すると、基板10上に集積回路
を製造する状態が示されている。フィールド酸化物領域
12を形成して、基板10内において活性区域を分離さ
せる。当該技術分野において公知の方法を使用して装置
上にゲート電極14,16を形成し、次いで第一絶縁層
18を付着形成する。第一絶縁層18は、典型的には、
酸化物から構成され、且つ約5000Åの厚さを有して
いる。第一絶縁層18をパターン形成して基板10の一
部を露出させ、且つ開口内に導電性相互接続体20を形
成して基板10との電気的接触を形成する。導電性相互
接続体22を第一絶縁層18の上に形成する。導電性相
互接続体20,22は、金属又は多結晶シリコンから構
成することが可能である。
を製造する状態が示されている。フィールド酸化物領域
12を形成して、基板10内において活性区域を分離さ
せる。当該技術分野において公知の方法を使用して装置
上にゲート電極14,16を形成し、次いで第一絶縁層
18を付着形成する。第一絶縁層18は、典型的には、
酸化物から構成され、且つ約5000Åの厚さを有して
いる。第一絶縁層18をパターン形成して基板10の一
部を露出させ、且つ開口内に導電性相互接続体20を形
成して基板10との電気的接触を形成する。導電性相互
接続体22を第一絶縁層18の上に形成する。導電性相
互接続体20,22は、金属又は多結晶シリコンから構
成することが可能である。
【0007】図2を参照すると、集積回路上に第二絶縁
層24を付着形成する。第二絶縁層24は、好適には、
ボロンをドープした酸化物から構成することが可能であ
るが、どのようなエッチバックプロセス及びビア(貫通
孔)形成プロセスを使用するかによって、その他の絶縁
性物質を使用することも可能である。当該技術分野にお
いて公知の如く、ボロンをドープした酸化物はその下側
に存在する構成体と適合性を有しており、従って、それ
は集積回路上の側壁及び地形的に低い区域を充填しそこ
に付着することを可能としている。次いで、平坦化層2
6を第二絶縁層24の上に付着形成する。平坦化層26
は、好適には、スピンオンガラスから構成し、且つ55
00Åの厚さを有している。スピンオンガラスの厚いコ
ーティングは集積回路の表面を平坦化させる。
層24を付着形成する。第二絶縁層24は、好適には、
ボロンをドープした酸化物から構成することが可能であ
るが、どのようなエッチバックプロセス及びビア(貫通
孔)形成プロセスを使用するかによって、その他の絶縁
性物質を使用することも可能である。当該技術分野にお
いて公知の如く、ボロンをドープした酸化物はその下側
に存在する構成体と適合性を有しており、従って、それ
は集積回路上の側壁及び地形的に低い区域を充填しそこ
に付着することを可能としている。次いで、平坦化層2
6を第二絶縁層24の上に付着形成する。平坦化層26
は、好適には、スピンオンガラスから構成し、且つ55
00Åの厚さを有している。スピンオンガラスの厚いコ
ーティングは集積回路の表面を平坦化させる。
【0008】図3は、非等方性エッチング即ち異方性エ
ッチングを行なって平坦化層26の一部を除去した後の
状態の集積回路を示している。当該技術分野において、
公知の如く、第二絶縁層24はエッチバック期間中に発
生されるローディング効果を最小とすることに貢献す
る。理解される如く、平坦化層26の一部は第二絶縁層
24の地形的に低い領域に残存し、平坦化された表面を
形成する。一方、第二絶縁層24が集積回路の表面を平
坦化するように平坦化層26を完全にエッチング除去す
ることも可能である。
ッチングを行なって平坦化層26の一部を除去した後の
状態の集積回路を示している。当該技術分野において、
公知の如く、第二絶縁層24はエッチバック期間中に発
生されるローディング効果を最小とすることに貢献す
る。理解される如く、平坦化層26の一部は第二絶縁層
24の地形的に低い領域に残存し、平坦化された表面を
形成する。一方、第二絶縁層24が集積回路の表面を平
坦化するように平坦化層26を完全にエッチング除去す
ることも可能である。
【0009】図4を参照すると、装置上に第三絶縁層2
8を付着形成する。第三絶縁層28は、好適には、ボロ
ンをドープした酸化物から構成され、且つ約1500Å
の厚さを有している。次いで、第三絶縁層28の上に第
四絶縁層30を付着形成する。第四絶縁層30は、好適
には、ドープしていない酸化物から構成し、且つ約40
00Åの厚さを有している。
8を付着形成する。第三絶縁層28は、好適には、ボロ
ンをドープした酸化物から構成され、且つ約1500Å
の厚さを有している。次いで、第三絶縁層28の上に第
四絶縁層30を付着形成する。第四絶縁層30は、好適
には、ドープしていない酸化物から構成し、且つ約40
00Åの厚さを有している。
【0010】図5は、これらの層を貫通してコンタクト
ビア32を形成し金属相互接続体20の一部を露出させ
た後の装置を示している。コンタクトビア32は、好適
には、最初に、第四絶縁層30を貫通して等方性エッチ
ングを実施することにより形成される。このプロセス期
間中に、第三絶縁層28はエッチストップとして作用し
且つ等方性エッチング期間中に下側に存在する層が損傷
されることから保護する。コンタクトビア32の形成を
完成するために、残存する層を貫通して非等方性エッチ
ングを実施し、金属相互接続体20の一部を露出させ
る。一方、非等方性エッチングを実施してコンタクトビ
ア32を形成することも可能である。
ビア32を形成し金属相互接続体20の一部を露出させ
た後の装置を示している。コンタクトビア32は、好適
には、最初に、第四絶縁層30を貫通して等方性エッチ
ングを実施することにより形成される。このプロセス期
間中に、第三絶縁層28はエッチストップとして作用し
且つ等方性エッチング期間中に下側に存在する層が損傷
されることから保護する。コンタクトビア32の形成を
完成するために、残存する層を貫通して非等方性エッチ
ングを実施し、金属相互接続体20の一部を露出させ
る。一方、非等方性エッチングを実施してコンタクトビ
ア32を形成することも可能である。
【0011】図6を参照すると、第四絶縁層30の一部
の上に第二金属相互接続層34を付着形成し且つパター
ン形成し、該第二金属相互接続層34はコンタクトビア
32内へ延在して金属相互接続体20と電気的接触を形
成する。これにより、本集積回路は更なる処理ステップ
を実施する準備がなされる。
の上に第二金属相互接続層34を付着形成し且つパター
ン形成し、該第二金属相互接続層34はコンタクトビア
32内へ延在して金属相互接続体20と電気的接触を形
成する。これにより、本集積回路は更なる処理ステップ
を実施する準備がなされる。
【0012】図7は、図2乃至6に関連して説明した処
理ステップを繰返し行なった後の集積回路の状態を示し
ている。図示した如く、第二絶縁層24に類似した第五
絶縁層36が装置の上に付着形成されており且つ第二金
属相互接続体34を被覆している。第五絶縁層(不図
示)の上に平坦化物質層が付着形成され且つエッチバッ
クされて平坦化物質38のポケットを形成している。第
三絶縁層28に類似した第六絶縁層40が本装置上に付
着形成され、次いで第七絶縁層42が付着形成されてい
る。第七絶縁層42は第四絶縁層30と類似している。
図5を参照して説明した如くコンタクトビアを形成し且
つ該コンタクトビア内に第三金属相互接続体44を形成
する。この金属相互接続体44は、電気的接触が金属相
互層34と44との間に形成されるように、金属を付着
形成し且つパターン形成することにより形成される。
理ステップを繰返し行なった後の集積回路の状態を示し
ている。図示した如く、第二絶縁層24に類似した第五
絶縁層36が装置の上に付着形成されており且つ第二金
属相互接続体34を被覆している。第五絶縁層(不図
示)の上に平坦化物質層が付着形成され且つエッチバッ
クされて平坦化物質38のポケットを形成している。第
三絶縁層28に類似した第六絶縁層40が本装置上に付
着形成され、次いで第七絶縁層42が付着形成されてい
る。第七絶縁層42は第四絶縁層30と類似している。
図5を参照して説明した如くコンタクトビアを形成し且
つ該コンタクトビア内に第三金属相互接続体44を形成
する。この金属相互接続体44は、電気的接触が金属相
互層34と44との間に形成されるように、金属を付着
形成し且つパターン形成することにより形成される。
【0013】上述した如く、本発明は、集積回路の表面
の平坦化を改善した方法を提供している。本発明方法の
利点は、等方性エッチングを実施し次いで非等方性エッ
チングを実施することによりコンタクトビアを形成する
能力を提供することを包含している。更に、エッチスト
ップを使用することにより、コンタクトビアを形成する
期間中に下側に存在する層を保護している。ボロンをド
ープした酸化物は、高度の適合性を有しており、且つ側
壁に付着すると共にコンタクトビアの下部部分を充填す
る。従って、集積回路の表面を平坦化するのに必要とさ
れる平坦化物質の量を減少させている。最後に、本発明
方法は、集積回路製造プロセスを著しく複雑化させるも
のではない。
の平坦化を改善した方法を提供している。本発明方法の
利点は、等方性エッチングを実施し次いで非等方性エッ
チングを実施することによりコンタクトビアを形成する
能力を提供することを包含している。更に、エッチスト
ップを使用することにより、コンタクトビアを形成する
期間中に下側に存在する層を保護している。ボロンをド
ープした酸化物は、高度の適合性を有しており、且つ側
壁に付着すると共にコンタクトビアの下部部分を充填す
る。従って、集積回路の表面を平坦化するのに必要とさ
れる平坦化物質の量を減少させている。最後に、本発明
方法は、集積回路製造プロセスを著しく複雑化させるも
のではない。
【0014】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図1】 本発明の好適実施例に基づいて集積回路の平
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
【図2】 本発明の好適実施例に基づいて集積回路の平
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
【図3】 本発明の好適実施例に基づいて集積回路の平
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
【図4】 本発明の好適実施例に基づいて集積回路の平
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
【図5】 本発明の好適実施例に基づいて集積回路の平
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
【図6】 本発明の好適実施例に基づいて集積回路の平
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
【図7】 本発明の好適実施例に基づいて集積回路の平
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
坦化を行なうプロセスの一段階における状態を示した概
略断面図。
【符号の説明】 10 基板 12 フィールド酸化物領域 14,16 ゲート電極 18 第一絶縁層 20,22 導電性相互接続体 24 第二絶縁層 26 平坦化層 28 第三絶縁層 30 第四絶縁層 32 コンタクトビア 34 第二金属相互接続層 36 第五絶縁層 38 平坦化物質 40 第六絶縁層 42 第七絶縁層 44 第三金属相互接続体
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/90 D 7514−4M M 7514−4M (72)発明者 イー−シャン リン アメリカ合衆国, テキサス 75010, カーロルトン, ラークスパー ドライブ 2041 (72)発明者 クェイ−ウ ファン アメリカ合衆国, テキサス 75063, アービング, ウエスト バレイ ランチ パークウエイ 9825, ナンバー 1220 (72)発明者 リュン−ツェン リュ アメリカ合衆国, テキサス 75051, グランド プレリー, サウス キャリア ー パークウエイ 2421, ナンバー 2515
Claims (36)
- 【請求項1】 集積回路構成体の製造方法において、 集積回路における下側の領域の上に導電性要素を形成
し、 集積回路上に第一絶縁層を形成し、 前記第一絶縁層上に平坦化層を形成し、 前記平坦化層及び第一絶縁層を非等方的にエッチバック
し、 集積回路上に絶縁物質層を形成し、 前記絶縁物質層と残存する平坦化層及び第一絶縁層を貫
通してコンタクトビアを形成して前記導電性要素の一部
を露出させる、 上記各ステップを有することを特徴とする方法。 - 【請求項2】 請求項1において、前記導電性要素を形
成するステップが、集積回路における前記下側に存在す
る領域の一部の上に金属層を付着形成すると共にパター
ン形成することを特徴とする方法。 - 【請求項3】 請求項2において、前記下側に存在する
領域が半導体基板を有することを特徴とする方法。 - 【請求項4】 請求項1において、前記第一絶縁層を形
成するステップが、集積回路上に酸化物層を付着形成す
ることを特徴とする方法。 - 【請求項5】 請求項4において、前記酸化物がボロン
をドープした酸化物を有することを特徴とする方法。 - 【請求項6】 請求項1において、前記平坦化層を形成
するステップが、前記第一絶縁層上にスピンオンガラス
を付着形成することを特徴とする方法。 - 【請求項7】 請求項1において、前記平坦化層及び第
一絶縁層を非等方的にエッチバックした後に、前記平坦
化層の一部が前記第一絶縁層の地形的に低い領域に残存
し、集積回路の上表面が平坦化されることを特徴とする
方法。 - 【請求項8】 請求項1において、前記絶縁物質層を形
成するステップが、 集積回路上に第二絶縁層を付着形成し、 前記第二絶縁層上に第三絶縁層を付着形成する、 上記各ステップを有することを特徴とする方法。 - 【請求項9】 請求項8において、前記第二絶縁層がボ
ロンをドープした酸化物を有することを特徴とする方
法。 - 【請求項10】 請求項8において、前記第三絶縁層が
ドープしていない酸化物を有することを特徴とする方
法。 - 【請求項11】 請求項8において、前記第二絶縁層
が、前記コンタクトビアの形成期間中にエッチストップ
として作用することを特徴とする方法。 - 【請求項12】 請求項1において、前記コンタクトビ
アを形成するステップが、前記絶縁物質層の一部を貫通
して等方的にエッチングし、次いで残存する絶縁物質層
及び平坦化層及び第一絶縁層を貫通して非等方的にエッ
チングして前記導電性要素の一部を露出させることを特
徴とする方法。 - 【請求項13】 請求項1において、導電層を集積回路
の一部の上に付着形成し且つパターン形成し、且つ前記
コンタクトビア内に延在して前記導電性要素と電気的接
触を行なうことを特徴とする方法。 - 【請求項14】 集積回路構成体の製造方法において、 集積回路における下側に存在する領域の上に導電性要素
を形成し、 集積回路上に第一絶縁層を形成し、 前記第一絶縁層上に平坦化層を形成し、 前記第一絶縁層及び平坦化層をエッチングし、 集積回路上に第二絶縁層を形成し、 第二絶縁層上に第三絶縁層を形成し、 前記第三絶縁層、第二絶縁層及び第一絶縁層及び残存す
る平坦化層を貫通してコンタクトビアを形成し前記導電
性要素の一部を露出させる、 上記各ステップを有することを特徴とする方法。 - 【請求項15】 請求項14において、前記導電性要素
を形成するステップが、集積回路における前記下側に存
在する領域の一部の上に金属層を付着形成すると共にパ
ターン形成することを特徴とする方法。 - 【請求項16】 請求項15において、前記下側に存在
する領域が半導体基板を有することを特徴とする方法。 - 【請求項17】 請求項14において、前記第一絶縁層
を形成するステップが、集積回路上に酸化物層を付着形
成することを特徴とする方法。 - 【請求項18】 請求項17において、前記酸化物がボ
ロンをドープした酸化物を有することを特徴とする方
法。 - 【請求項19】 請求項14において、前記平坦化層を
形成するステップが、前記第一絶縁層上にスピンオンガ
ラスを付着形成することを特徴とする方法。 - 【請求項20】 請求項14において、前記平坦化層及
び第一絶縁層をエッチングするステップがこれらの層を
非等方的にエッチングすることを特徴とする方法。 - 【請求項21】 請求項20において、前記平坦化層の
一部が前記第一絶縁層の地形的に低い領域に残存し、集
積回路の上表面が平坦化されることを特徴とする方法。 - 【請求項22】 請求項14において、前記第二絶縁層
を形成するステップが、集積回路上にボロンをドープし
た酸化物を付着形成することを特徴とする方法。 - 【請求項23】 請求項14において、前記第三絶縁層
を形成するステップが、前記第二絶縁層上にドープして
いない酸化物を付着形成することを特徴とする方法。 - 【請求項24】 請求項14において、前記コンタクト
ビアを形成するステップが、前記第三絶縁層の一部を貫
通して等方的にエッチングし、次いで残存する第三絶縁
層及び平坦化層、及び第二絶縁層及び第一絶縁層を貫通
して非等方的にエッチングして前記導電性要素の一部を
露出させることを特徴とする方法。 - 【請求項25】 請求項24において、前記第三絶縁層
が等方的にエッチングされる場合に、前記第二絶縁層が
エッチストップとして作用することを特徴とする方法。 - 【請求項26】 請求項14において、導電層を集積回
路の一部の上に付着形成すると共にパターン形成し、且
つ前記コンタクトビア内に延在して前記導電性要素と電
気的接触を形成することを特徴とする方法。 - 【請求項27】 集積回路における構成体において、 相互接続層を画定する第一導電層が設けられており、 集積回路の上側に第一絶縁層が設けられており、前記第
一絶縁層の上側に絶縁物質層が設けられており、 前記絶縁物質層及び第一絶縁層を貫通して且つ前記第一
導電層の一部を露出させる開口が設けられており、前記
開口の形態は等方性エッチングとそれに続いて非等方性
エッチングを実施した結果であり、 前記絶縁物質層の一部の上側に設けられており且つ前記
開口内に延在して前記第一導電層と電気的接触を形成す
る第二導電層が設けられている、 ことを特徴とする構成体。 - 【請求項28】 請求項27において、前記第一導電層
が金属から構成されていることを特徴とする構成体。 - 【請求項29】 請求項27において、前記第一絶縁層
がボロンをドープした酸化物から構成されていることを
特徴とする構成体。 - 【請求項30】 請求項27において、前記第一絶縁層
の表面が地形的に高い領域及びより低い領域を有してい
ることを特徴とする構成体。 - 【請求項31】 請求項30において、平坦化物質が前
記第一絶縁層の地形的に低い領域を充填しており、従っ
て前記第一絶縁層の上表面が平坦化されていることを特
徴とする構成体。 - 【請求項32】 請求項31において、前記平坦化物質
がスピンオンガラスから構成されていることを特徴とす
る構成体。 - 【請求項33】 請求項27において、前記絶縁物質層
が、集積回路の上側に設けられた第二絶縁層と、前記第
二絶縁層の上側に設けられた第三絶縁層とを有する多層
構成であることを特徴とする構成体。 - 【請求項34】 請求項33において、前記第二絶縁層
がボロンをドープした酸化物から構成されていることを
特徴とする構成体。 - 【請求項35】 請求項33において、前記第三絶縁層
がドープしていない酸化物から構成されていることを特
徴とする構成体。 - 【請求項36】 請求項27において、前記第二導電層
が金属から構成されていることを特徴とする構成体。
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