JPH0645364A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、半導体装置の製造方法に係り、特に
電界効果トランジスタの製造方法に関し、ゲート長の短
いゲート電極を精度よく形成できる半導体装置の製造方
法を提供することを目的とする。 【構成】素子形成領域４を画定する平坦な素子分離領域
２を形成し、ゲート電極形成領域５を挟んで並列するソ
ース電極６とドレイン電極８とを素子形成領域４から素
子分離領域２まで延在させて形成することにより、全面
にレジストを塗布してレジスト層１０を形成する際、ゲ
ートパターンが形成される領域のレジスト層１０の層厚
が一定になるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に電界効果トランジスタ（ＦＥＴ）の製造方
法に関する。

【０００２】

【従来の技術】電子デバイスの高性能化、高速化の要求
が高まるにつれてＨＥＭＴ、ＭＥＳＦＥＴ等における半
導体素子のゲート長を短くすることが必要になってき
た。例えば、これらの電子デバイスを光通信の受信器内
のアンプとして用いる場合、ＨＥＭＴ、ＭＥＳＦＥＴ等
の半導体素子のゲート長を短くしてゲート容量を小さく
させることが、受信感度等を改善するために重要となっ
てきている。

【０００３】近年において、ＨＥＭＴ等の半導体素子の
ゲート長を短く形成するためのリソグラフィー技術とし
て電子ビーム（ＥＢ）露光や位相シフト露光等の技術が
開発され、ゲート長が０．１μｍ以下である素子も試作
されている。例えば、ＨＥＭＴの製造工程を概説すれ
ば、Ｏ₂ のイオン注入により素子形成領域の分離を行
い、次に例えばＡｕＧｅ／Ａｕのソース、ドレイン電極
金属を真空蒸着し、２次元電子チャネルとオーミック接
触を得るため合金化を行う。続いて、電子供給層にショ
ットキー障壁を形成するため例えばＡｌをゲート電極金
属を蒸着し、パターニングして完成する。

【０００４】このように、ＨＥＭＴ等の形成において
は、素子形成領域に先にソース、ドレイン電極を形成
し、次に形成されたソース電極とドレイン電極との間に
ゲート電極を形成するという製造工程を採る。ゲート電
極の形成は、全面にレジストを塗布してゲートパターン
を有するレジスト層を形成し、その上にゲート電極金属
を堆積してから、レジスト層を除去して不要なゲート電
極金属をリフトオフして形成する。従って、短いゲート
長を有するゲート電極を形成するには、レジスト層に形
成するゲートパターンは精度よく微細化されている必要
がある。

【０００５】精度よく微細化されたゲートパターンをレ
ジスト層に形成するには、ゲートパターンの露光時の焦
点深度等の影響を考慮して、レジスト層の厚さを均一に
することが必要である。

【０００６】

【発明が解決しようとする課題】ところが、ソース、ド
レイン電極を形成した後にレジストを塗布すると、ソー
ス電極とドレイン電極との間のゲート電極形成領域で、
レジスト層の層厚にバラツキを生じることが明らかにな
った。図４は、レジスト層の層厚のバラツキについて説
明する図である。横軸はソース電極とドレイン電極との
間のゲート電極形成領域のゲート幅方向の基板位置を示
している。縦軸はソース電極とドレイン電極との間のゲ
ート電極形成領域のレジスト層の厚さを示している。図
中Ａは、形成されたソース電極、ドレイン電極の幅と高
さを表している。この例ではソース、ドレイン電極の幅
は４６μｍであり、高さは１７０ｎｍである。ソース、
ドレイン電極の材質はＡｕＧｅ／Ａｕ（２０／１５０ｎ
ｍ）であり、温度４５０℃、１分間による電極のアロイ
化が行われている。ソース電極とドレイン電極との間の
距離は、３μｍである。また、レジスト層の層厚の目標
値は２３５０ｎｍである。

【０００７】図中黒点は基板各位置でのレジスト層の層
厚の測定値を示している。レジスト層の層厚を示す黒点
は、複数のサンプルについて測定している。Ｂは所定の
ゲートパターンを得るためのレジスト層の層厚のバラツ
キの許容範囲でありレジスト層厚の目標値より１％下方
の範囲である。同様にＣは４．７％、Ｄは１３．８％の
範囲を示している。

【０００８】図４から、ソース電極とドレイン電極との
間のゲート電極形成領域のゲート幅方向のレジスト層の
層厚（黒点）がソース電極、ドレイン電極の厚さ（高
さ）に影響を受け、ソース、ドレイン電極端部近傍でレ
ジスト層厚が薄くなってくることが分かる。図５を用い
てより詳細に説明する。図５（ａ）はＨＥＭＴ等の半導
体装置の製造途中の素子形成領域の平面図、図５（ｂ）
はそのＡ−Ａ断面図である。図中ａはソース、ドレイン
電極の両端部の位置を示し、ｂは素子形成領域の端部位
置を示している。

【０００９】図５（ａ）は、Ｏ₂ のイオン注入が施され
た素子分離領域２により素子形成領域４が形成され、次
に素子形成領域４内にソース電極６、ドレイン電極８が
真空蒸着で形成されたものである。そして次に、ゲート
電極形成用のゲート電極パターンを形成するために全面
にレジスト層１０が形成された状態である。このとき
の、ソース電極６とドレイン電極８の間のゲート電極形
成領域５のレジスト層１０の厚さを図５（ｂ）のＡ−Ａ
断面図で示す。レジスト層１０の中央部では平坦で均一
な膜厚になっているが、端部においてレジスト層１０の
層厚が薄くなっている。レジスト層１０の層厚の低下は
図５（ｂ）中ａで示したソース、ドレイン電極６、８の
両端部より内側からすでに始っている。

【００１０】形成されるゲート電極のゲート幅はａ−ａ
間の領域である。図５（ｂ）に示されるように、ａ−ａ
間の領域内でその端部方向にレジスト層１０の層厚にば
らつきが生じると、形成されるレジスト層１０のゲート
パターンの線幅にばらつきが生じてしまうことになり、
従って、形成されるゲート電極のゲート長がゲート幅方
向にばらついてしまうという問題が生じる。レジスト層
１０の層厚が約１４％ずれると０．１μｍを目標とする
ゲート長が０．１１５μｍに拡がる。ゲート長を短くす
ればするほどＨＥＭＴ素子内でのゲート長のばらつきが
発生し易くなり、高精度の短ゲート長を有する半導体装
置を製造することが困難であるという問題があった。

【００１１】本発明の目的は、ゲート長の短いゲート電
極を精度よく形成できる半導体装置の製造方法を提供す
ることにある。

【００１２】

【課題を解決するための手段】上記目的は、電界効果ト
ランジスタが形成される素子形成領域を画定する平坦な
素子分離領域を前記素子形成領域と同一平面上に形成
し、ゲート電極形成領域を挟んで並列するソース電極と
ドレイン電極とを前記素子形成領域上に形成し、全面に
レジストを塗布してレジスト層を形成し、前記レジスト
層をパターニングして前記ソース電極と前記ドレイン電
極との間の前記ゲート電極形成領域の前記レジスト層に
ゲートパターンを形成し、全面にゲート電極材料を形成
し、前記レジスト層を除去して不要な前記ゲート金属材
料をリフトオフして前記ゲート電極形成領域にゲート電
極を形成する半導体装置の製造方法において、前記ソー
ス電極及び前記ドレイン電極の電極幅を並列方向に延長
させて、前記ソース電極及び前記ドレイン電極を前記素
子分離領域まで延在させて形成することにより、前記ゲ
ートパターンが形成される領域の前記レジスト層の層厚
を一定にしたことを特徴とする半導体装置の製造方法に
よって達成される。

【００１３】

【作用】本発明によれば、ソース電極及び前記ドレイン
電極を素子分離領域まで延在させて形成することによ
り、ゲートパターンが形成される領域のレジスト層の層
厚を一定にすることができるので、ゲート長が短いゲー
ト電極を精度よく形成することができる。

【００１４】

【実施例】本発明の一実施例による半導体装置の製造方
法を図１乃至図３を用いて説明する。図１乃至図３は半
導体装置の製造工程の平面図である。まず、ＡＺレジス
トを基板全面に塗布してパターニングし、パターニング
されたＡＺレジスト層をマスクとしてＯ₂ のイオン注入
を行い、電界効果トランジスタを形成するための素子形
成領域４を画定する平坦な素子分離領域２を形成する
（図１（ａ））。

【００１５】次に、全面にレジストを塗布してレジスト
層を形成し、レジスト層をパターニングしてソース電極
形成領域及びドレイン電極形成領域を開口する。このレ
ジスト層のソース電極形成領域とドレイン電極形成領域
は、ゲート電極形成領域５を挟んで並列して開口され、
ソース電極形成領域及びドレイン電極形成領域の並列方
向の端部が素子分離領域２上まで延在するように形成す
る。

【００１６】次に、ソース、ドレイン電極形成材料とし
て、例えばＡｕＧｅ／Ｎｉ／Ａｕ層（厚さ４０／５／１
００ｎｍ）を全面に蒸着してからレジスト層を除去して
不要なＡｕＧｅ／Ｎｉ／Ａｕ層をリフトオフする。こう
して、ゲート電極形成領域５を挟んで並列し、並列方向
の端部が素子分離領域２上まで延在するソース電極６及
びドレイン電極８が形成される（図１（ｂ））。図中素
子形成領域４端部から素子分離領域２上に張出したソー
ス電極６及びドレイン電極８の長さｃは、５μｍであ
る。次に、温度４２０℃で１分間のソース電極６及びド
レイン電極８のアロイ化を行う。

【００１７】次に、ＥＢレジストを全面に塗布してゲー
ト電極を形成するためのレジスト層１０を形成する（図
１（ｃ））。このときのゲート形成領域５のＡ−Ａ断面
によるレジスト層１０の層厚を図２（ｂ）に示す。図２
（ｂ）から本実施例においても従来例（図５）と同様に
ソース電極６及びドレイン電極８端部近傍で、ソース電
極６及びドレイン電極８端部の影響を受けてゲート形成
領域５のレジスト層１０の層厚が低下するが、ソース電
極６及びドレイン電極８端部が素子分離領域２にまで張
出しているので、レジスト層１０の層厚は素子形成領域
４内では平坦で一定の層厚を有している。図中ａｂ間の
距離ｃを５μｍ程度にすると、ゲート形成領域５内での
レジスト層１０の層厚のばらつきは、１％以内に抑える
ことができる。

【００１８】このような素子形成領域４内で一定の層厚
を有するように形成されたレジスト層１０を例えば電子
ビーム（ＥＢ）露光装置により露光し、現像してパター
ニングする。パターニングにより、ソース電極６とドレ
イン電極８との間のゲート電極形成領域５のレジスト層
にゲート電極パターン１２を形成し、ゲート電極パター
ン１２と接続する、ゲート電極用のパッドを形成するた
めのゲート電極用パッドパターン１４を素子分離領域２
に形成する（図３（ａ））。レジスト層１０は素子形成
領域４内で一定の層厚を有するように形成されているの
で、電子ビーム（ＥＢ）露光装置により露光し、現像さ
れたパターンの線幅は露光位置に依存せずに一定とな
る。

【００１９】次に、全面に例えば厚さ３００ｎｍのＡｌ
のゲート電極材料を形成してからレジスト層１０を除去
して不要なＡｌゲート金属材料をリフトオフする。こう
して、ゲート電極形成領域５にゲート電極１６が形成さ
れ、素子分離領域２にゲート電極用パッド１８が形成さ
れる（図３（ｂ））。このようにして、素子形成領域４
内にゲート長が短いゲート電極を精度よく形成すること
ができる。

【００２０】

【発明の効果】以上の通り、本発明によれば、ソース電
極及び前記ドレイン電極を素子分離領域まで延在させて
形成することにより、ゲートパターンが形成される領域
のレジスト層の層厚を一定にすることができるので、ゲ
ート長が短いゲート電極を精度よく形成された半導体装
置を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体装置の製造方法
を示す図である。

【図２】本発明の一実施例による半導体装置の製造方法
を示す図である。

【図３】本発明の一実施例による半導体装置の製造方法
を示す図である。

【図４】従来の半導体装置の製造方法によるレジスト層
の層厚のばらつきについて説明する図である。

【図５】従来の半導体装置の製造方法によるレジスト層
の層厚のばらつきについて説明する図である。

【符号の説明】

２…素子分離領域 ４…素子形成領域 ５…ゲート電極形成領域 ６…ソース電極 ８…ドレイン電極 １０…レジスト層 １２…ゲート電極パターン １４…ゲート電極用パッドパターン １６…ゲート電極 １８…ゲート電極用パッド

Claims (1)

【特許請求の範囲】
1. 【請求項１】 電界効果トランジスタが形成される素子
   形成領域を画定する平坦な素子分離領域を前記素子形成
   領域と同一平面上に形成し、 ゲート電極形成領域を挟んで並列するソース電極とドレ
   イン電極とを前記素子形成領域上に形成し、 全面にレジストを塗布してレジスト層を形成し、 前記レジスト層をパターニングして前記ソース電極と前
   記ドレイン電極との間の前記ゲート電極形成領域の前記
   レジスト層にゲートパターンを形成し、 全面にゲート電極材料を形成し、前記レジスト層を除去
   して不要な前記ゲート金属材料をリフトオフして前記ゲ
   ート電極形成領域にゲート電極を形成する半導体装置の
   製造方法において、 前記ソース電極及び前記ドレイン電極の電極幅を並列方
   向に延長させて、前記ソース電極及び前記ドレイン電極
   を前記素子分離領域まで延在させて形成することによ
   り、前記ゲートパターンが形成される領域の前記レジス
   ト層の層厚を一定にしたことを特徴とする半導体装置の
   製造方法。