JPH0646726B2 - タイミング抽出回路 - Google Patents
タイミング抽出回路Info
- Publication number
- JPH0646726B2 JPH0646726B2 JP60174967A JP17496785A JPH0646726B2 JP H0646726 B2 JPH0646726 B2 JP H0646726B2 JP 60174967 A JP60174967 A JP 60174967A JP 17496785 A JP17496785 A JP 17496785A JP H0646726 B2 JPH0646726 B2 JP H0646726B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- output
- ref
- input
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，通信線路において，等化された波形からタイ
ミングを抽出するタイミング抽出回路に関する。
ミングを抽出するタイミング抽出回路に関する。
この種のタイミング抽出回路の目的は，等化された信号
波形に対して，正しい識別を行なうためにアイダイアグ
ラムの中央の時点を与えることである。そのため，受信
された符号系列自体の中からタイミング成分を抽出して
いる。特に符号形式がバイポーラの場合，受信信号を全
波整流すればユニポーラとなり，その結果，輝線スペク
トラム成分を生じる。従って，第３図に示すように，従
来のタイミング抽出回路は，タイミングクロックを生成
する全波整流回路と，タイミングジッタを除去するため
のクリッパ回路とから構成されている。第４図は第３図
に示すタイミング抽出回路の各部の波形を示したもので
ある。
波形に対して，正しい識別を行なうためにアイダイアグ
ラムの中央の時点を与えることである。そのため，受信
された符号系列自体の中からタイミング成分を抽出して
いる。特に符号形式がバイポーラの場合，受信信号を全
波整流すればユニポーラとなり，その結果，輝線スペク
トラム成分を生じる。従って，第３図に示すように，従
来のタイミング抽出回路は，タイミングクロックを生成
する全波整流回路と，タイミングジッタを除去するため
のクリッパ回路とから構成されている。第４図は第３図
に示すタイミング抽出回路の各部の波形を示したもので
ある。
第３図及び第４図を参照して，上述の全波整流回路は，
演算増幅器９及び１０，抵抗器１５，１６，１７，１
８，及び１９，電界効果トランジスタ１２及び１３より
構成されている。
演算増幅器９及び１０，抵抗器１５，１６，１７，１
８，及び１９，電界効果トランジスタ１２及び１３より
構成されている。
入力信号eiが正のとき，ダイオード接続された電界効果
トランジスタ１２には，逆バイアスがかかり，オフ（OF
F）となる。電界効果トランジスタ１２がオフとなる
と，第１の演算増幅器９と入力抵抗１５及び帰還抵抗１
６とは，反転形帰還回路を構成する。この場合に抵抗１
５と抵抗１６の値が等しく設定されていると，利得は−
１となり，その結果，増幅器９の出力は−eiとなる。
トランジスタ１２には，逆バイアスがかかり，オフ（OF
F）となる。電界効果トランジスタ１２がオフとなる
と，第１の演算増幅器９と入力抵抗１５及び帰還抵抗１
６とは，反転形帰還回路を構成する。この場合に抵抗１
５と抵抗１６の値が等しく設定されていると，利得は−
１となり，その結果，増幅器９の出力は−eiとなる。
一方，入力信号eiが正のとき，ダイオード接続された電
界効果トランジスタ１３は順方向バイアスとなり，第２
の演算増幅器１０と入力抵抗１７及び帰還抵抗１９は，
反転形帰還回路を構成し，この反転形帰還回路の入力信
号は−eiとなる。ここで，抵抗１７の値を抵抗１９の値
の1/2に，抵抗１８の値を抵抗１９の値に等しく設定す
ると，利得は加算されて−１となり，演算増幅器１０の
出力はeiとなる。
界効果トランジスタ１３は順方向バイアスとなり，第２
の演算増幅器１０と入力抵抗１７及び帰還抵抗１９は，
反転形帰還回路を構成し，この反転形帰還回路の入力信
号は−eiとなる。ここで，抵抗１７の値を抵抗１９の値
の1/2に，抵抗１８の値を抵抗１９の値に等しく設定す
ると，利得は加算されて−１となり，演算増幅器１０の
出力はeiとなる。
次に入力信号eiが零または負のときには，電界効果トラ
ンジスタ１２は，順方向バイアスとなり，演算増幅器９
の入出力は短絡され，出力は常に零となる。一方，電界
効果トランジスタ１３には逆方向バイアスがかかり，オ
フ（OFF）となるため，演算増幅器１０の利得は，抵抗
１８，１９の値によって決まる。前述したように抵抗１
８と抵抗１９の値は，等しく設定されているので，演算
増幅器１０の利得は−１となり，反転波形eiが出力され
る。従って，第４図に示すように，入力信号eiが正のと
きは，第２の演算増幅器１０の出力Ｅ３にはeiが出力さ
れ，同様にeiが負のときも出力Ｅ３にはeiが出力される
ので，全波整流波形となる。
ンジスタ１２は，順方向バイアスとなり，演算増幅器９
の入出力は短絡され，出力は常に零となる。一方，電界
効果トランジスタ１３には逆方向バイアスがかかり，オ
フ（OFF）となるため，演算増幅器１０の利得は，抵抗
１８，１９の値によって決まる。前述したように抵抗１
８と抵抗１９の値は，等しく設定されているので，演算
増幅器１０の利得は−１となり，反転波形eiが出力され
る。従って，第４図に示すように，入力信号eiが正のと
きは，第２の演算増幅器１０の出力Ｅ３にはeiが出力さ
れ，同様にeiが負のときも出力Ｅ３にはeiが出力される
ので，全波整流波形となる。
次にクリッパ回路は抵抗２０と，バイアスに基準電圧＋
Vrefを与えたダイオード接続トランジスタ１４と，バッ
ファ１１で構成される。第２の演算増幅器１０の出力Ｅ
３の電圧が基準電圧＋Vref以上の場合はダイオード接続
トランジスタ１４はオフ（OFF）であるから，第２の演
算増幅器１０の出力Ｅ３の電圧がバッファ１１の出力eo
に現われる。
Vrefを与えたダイオード接続トランジスタ１４と，バッ
ファ１１で構成される。第２の演算増幅器１０の出力Ｅ
３の電圧が基準電圧＋Vref以上の場合はダイオード接続
トランジスタ１４はオフ（OFF）であるから，第２の演
算増幅器１０の出力Ｅ３の電圧がバッファ１１の出力eo
に現われる。
一方，第２の演算増幅器１０の出力Ｅ３の電圧が基準電
圧＋Vref以下の場合は，ダイオード接続トランジスタ１
４がオン（ON）となり，その結果バッファ１１の入力電
圧が＋Vrefとなり，この＋Vrefがバッファ１１の出力eo
に現われる。このようにしてクリッパは基準電圧Vref以
上の波形のみを出力する。
圧＋Vref以下の場合は，ダイオード接続トランジスタ１
４がオン（ON）となり，その結果バッファ１１の入力電
圧が＋Vrefとなり，この＋Vrefがバッファ１１の出力eo
に現われる。このようにしてクリッパは基準電圧Vref以
上の波形のみを出力する。
このように，第３図に示す従来例のタイミング抽出回路
は第４図に示すように入力信号eiの全波整流波形Ｅ３を
生成し，次に＋Vrefでクリップして，出力eoを得てい
る。
は第４図に示すように入力信号eiの全波整流波形Ｅ３を
生成し，次に＋Vrefでクリップして，出力eoを得てい
る。
ところが上述した従来のタイミング抽出回路は抵抗が多
いから、MOSLSI上で実現する場合，占有面積が大きくな
るという問題点がある。
いから、MOSLSI上で実現する場合，占有面積が大きくな
るという問題点がある。
また，電界効果トランジスタの閾値電圧は，不純物の注
入密度など製造プロセスに依存する。そのためLSIのサ
ンプルによって閾値電圧にばらつきが生じ，基準電圧V
refが一定であっても，クリップレベルが各LSIによって
異なってしまうという問題点がある。
入密度など製造プロセスに依存する。そのためLSIのサ
ンプルによって閾値電圧にばらつきが生じ，基準電圧V
refが一定であっても，クリップレベルが各LSIによって
異なってしまうという問題点がある。
本発明は演算増幅器と，一端が該演算増幅器の第１の入
力に接続され，他端に入力信号が入力される第１の容量
と，一端が前記演算増幅器の第２の入力に接続され，他
端に前記入力信号が入力される第２の容量と，一端が前
記演算増幅器の出力に接続され，他端が前記演算増幅器
の第１の入力に接続された第３の容量と，前記入力信号
と第１の基準電圧とを比較する第１の比較器と，前記入
力信号と第２の基準電圧とを比較する第２の比較器と，
前記第１の比較器の出力を制御信号とし，一端が接地さ
れ，他端が前記演算増幅器の第２の入力に接続された第
１のアナログスイッチと，前記第２の比較器の出力を制
御出力とし，前記第３の容量に並列された第２のアロナ
グスイッチとから構成され，前記演算増幅器の出力より
タンク回路駆動信号を得るようにしたことを特徴とする
タイミング抽出回路である。
力に接続され，他端に入力信号が入力される第１の容量
と，一端が前記演算増幅器の第２の入力に接続され，他
端に前記入力信号が入力される第２の容量と，一端が前
記演算増幅器の出力に接続され，他端が前記演算増幅器
の第１の入力に接続された第３の容量と，前記入力信号
と第１の基準電圧とを比較する第１の比較器と，前記入
力信号と第２の基準電圧とを比較する第２の比較器と，
前記第１の比較器の出力を制御信号とし，一端が接地さ
れ，他端が前記演算増幅器の第２の入力に接続された第
１のアナログスイッチと，前記第２の比較器の出力を制
御出力とし，前記第３の容量に並列された第２のアロナ
グスイッチとから構成され，前記演算増幅器の出力より
タンク回路駆動信号を得るようにしたことを特徴とする
タイミング抽出回路である。
次に本発明について，図面を参照して説明する。第一図
は，本発明によるタイミング抽出回路の一実施例であ
る。第２図は，入力信号ei，スイッチ制御信号Ｅ１，及
びＥ２，出力信号eoの波形を示す図である。
は，本発明によるタイミング抽出回路の一実施例であ
る。第２図は，入力信号ei，スイッチ制御信号Ｅ１，及
びＥ２，出力信号eoの波形を示す図である。
第１図及び第２図を参照して，１は演算増幅器，２及び
３は比較器，４及び５はアナログスイッチ，６，７及び
８は容量であり，Ｅ１，Ｅ２はスイッチ制御信号，＋V
refは正の基準電圧，−Vrefは負の基準電圧，eiは入力
信号，eoは出力信号を示す。
３は比較器，４及び５はアナログスイッチ，６，７及び
８は容量であり，Ｅ１，Ｅ２はスイッチ制御信号，＋V
refは正の基準電圧，−Vrefは負の基準電圧，eiは入力
信号，eoは出力信号を示す。
上述のタイミング抽出回路の出力状態は，入力信号eiの
レベルによって次の３状態に分けられる。(1)入力信号e
iが正の基準電圧＋Vref以下であって負の基準電圧−V
ref以上の場合，(2)正の基準電圧＋Vrefより高い場合，
(3)負の基準電圧−Vrefより低い場合である。
レベルによって次の３状態に分けられる。(1)入力信号e
iが正の基準電圧＋Vref以下であって負の基準電圧−V
ref以上の場合，(2)正の基準電圧＋Vrefより高い場合，
(3)負の基準電圧−Vrefより低い場合である。
まず，(1)−Vref≦ei≦＋Vrefの場合，比較器２からの
スイッチ制御信号Ｅ１は，アナログスイッチ５をオン
（ON）とする。従って，演算増幅器１の非反転入力が接
地される。一方，比較器３からのスイッチ制御信号Ｅ２
はアナログスイッチ４をオン（ON）とする。従って，演
算増幅器１は全帰還となる。その結果，演算増幅器１の
出力信号eoは常に零となる。
スイッチ制御信号Ｅ１は，アナログスイッチ５をオン
（ON）とする。従って，演算増幅器１の非反転入力が接
地される。一方，比較器３からのスイッチ制御信号Ｅ２
はアナログスイッチ４をオン（ON）とする。従って，演
算増幅器１は全帰還となる。その結果，演算増幅器１の
出力信号eoは常に零となる。
次に，(2)ei＞＋Vrefの場合，比較器２は，ei＞＋Vref
と判定し，比較器２からのスイッチ制御信号Ｅ１は，ア
ナログスイッチ５をオフ（OFF）とする。一方，比較器
３は，ei＞−Vrefと判定し，比較器３からのスイッチ制
御信号Ｅ２は，アナログスイッチ４をオン（ON）とす
る。この時容量７には，入力信号eiが正の基準電圧＋V
refに等しい状態で電荷が蓄積されている。従って利得
１の非反転回路となった演算増幅器１の出力信号eoはei
−（＋Vref）の値となる。
と判定し，比較器２からのスイッチ制御信号Ｅ１は，ア
ナログスイッチ５をオフ（OFF）とする。一方，比較器
３は，ei＞−Vrefと判定し，比較器３からのスイッチ制
御信号Ｅ２は，アナログスイッチ４をオン（ON）とす
る。この時容量７には，入力信号eiが正の基準電圧＋V
refに等しい状態で電荷が蓄積されている。従って利得
１の非反転回路となった演算増幅器１の出力信号eoはei
−（＋Vref）の値となる。
最後に，(3)ei＜−Vrefの場合，比較器２からのスイッ
チ制御信号Ｅ１はアナログスイッチ５をオン（ON）とし
て，演算増幅器１の非反転入力が接地される。一方，比
較器３のスイッチ制御信号Ｅ２はアナログスイッチ４を
オフ（OFF）として，その結果，演算増幅器１は反転帰
還回路の構成となる。演算増幅器１からの出力の位相は
反転し，容量６と容量８の比で決まる利得をもつ。この
時容量６には，入力信号eiが負の基準電圧−Vrefに等し
い状態で電荷が蓄積されている。従って，演算増幅器１
の反転入力には，｜ei−（−Vref）｜の値が加わる。こ
の時，容量６と容量８の値が等しく設定されていると，
演算増幅器１の利得は−１となり，出力信号eoには入力
信号eiから負の基準電圧−Vrefを引いた電圧の絶対値が
現われる。
チ制御信号Ｅ１はアナログスイッチ５をオン（ON）とし
て，演算増幅器１の非反転入力が接地される。一方，比
較器３のスイッチ制御信号Ｅ２はアナログスイッチ４を
オフ（OFF）として，その結果，演算増幅器１は反転帰
還回路の構成となる。演算増幅器１からの出力の位相は
反転し，容量６と容量８の比で決まる利得をもつ。この
時容量６には，入力信号eiが負の基準電圧−Vrefに等し
い状態で電荷が蓄積されている。従って，演算増幅器１
の反転入力には，｜ei−（−Vref）｜の値が加わる。こ
の時，容量６と容量８の値が等しく設定されていると，
演算増幅器１の利得は−１となり，出力信号eoには入力
信号eiから負の基準電圧−Vrefを引いた電圧の絶対値が
現われる。
従って第２図に示すように，入力信号eiが正の基準電圧
＋Vref以上のときには，＋Vrefでクリップされて，出力
信号eoとして，入力信号eiの正の基準電圧＋Vref以上の
信号が得られ，入力信号eiが負の基準電圧−Vref以下の
ときには，｜−Vref｜でクリップされて，出力信号eoに
は，入力信号eiの負の基準電圧−Vref以下の信号が反転
して現われることになる。
＋Vref以上のときには，＋Vrefでクリップされて，出力
信号eoとして，入力信号eiの正の基準電圧＋Vref以上の
信号が得られ，入力信号eiが負の基準電圧−Vref以下の
ときには，｜−Vref｜でクリップされて，出力信号eoに
は，入力信号eiの負の基準電圧−Vref以下の信号が反転
して現われることになる。
以上説明したように本発明によるタイミング抽出回路で
は，容量，アナログスイッチ，及び比較器を用いている
から，従来のように電界効果トランジスタの閾値の影響
を直接うけることがない。よって，従来のタイミング抽
出回路に比べて制度が高い。さらに，抵抗器を用いてい
ないから，従来のタイミング抽出回路に比べて占有面積
を小さくすることができるという効果がある。
は，容量，アナログスイッチ，及び比較器を用いている
から，従来のように電界効果トランジスタの閾値の影響
を直接うけることがない。よって，従来のタイミング抽
出回路に比べて制度が高い。さらに，抵抗器を用いてい
ないから，従来のタイミング抽出回路に比べて占有面積
を小さくすることができるという効果がある。
第１図は本発明によるタイミング抽出回路の一実施例を
示す回路図，第２図は第１図の各部の波形を示す図，第
３図は従来のタイミング抽出回路を示す回路図，第４図
は第３図の各部の波形を示す図である。 １…演算増幅器，２，３…比較器，４，５…アナログス
イッチ，６〜８…容量，９，１０…演算増幅器，１１…
バッファアンプ，１２〜１４…電界効果トランジスタ，
１６〜２０…抵抗器。
示す回路図，第２図は第１図の各部の波形を示す図，第
３図は従来のタイミング抽出回路を示す回路図，第４図
は第３図の各部の波形を示す図である。 １…演算増幅器，２，３…比較器，４，５…アナログス
イッチ，６〜８…容量，９，１０…演算増幅器，１１…
バッファアンプ，１２〜１４…電界効果トランジスタ，
１６〜２０…抵抗器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−38945（ＪＰ，Ａ) 特開 昭59−181744（ＪＰ，Ａ) 実開 昭59−41635（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】演算増幅器と，一端が該演算増幅器の第１
の入力に接続され，他端に入力信号が入力される第１の
容量と，一端が前記演算増幅器の第２の入力に接続さ
れ，他端に前記入力信号が入力される第２の容量と，一
端が前記演算増幅器の出力に接続され，他端が前記演算
増幅器の第１の入力に接続された第３の容量と，前記入
力信号と第１の基準電圧とを比較する第１の比較器と，
前記入力信号と第２の基準電圧とを比較する第２の比較
器と，前記第１の比較器の出力を制御信号とし，一端が
接地され，他端が前記演算増幅器の第２の入力に接続さ
れた第１のアナログスイッチと，前記第２の比較器の出
力を制御信号とし，前記第３の容量に並列接続された第
２のアナログスイッチとから構成され，前記演算増幅器
の出力よりタンク回路駆動信号を得るようにしたことを
特徴とするタイミング抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174967A JPH0646726B2 (ja) | 1985-08-10 | 1985-08-10 | タイミング抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174967A JPH0646726B2 (ja) | 1985-08-10 | 1985-08-10 | タイミング抽出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236936A JPS6236936A (ja) | 1987-02-17 |
| JPH0646726B2 true JPH0646726B2 (ja) | 1994-06-15 |
Family
ID=15987865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174967A Expired - Lifetime JPH0646726B2 (ja) | 1985-08-10 | 1985-08-10 | タイミング抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646726B2 (ja) |
-
1985
- 1985-08-10 JP JP60174967A patent/JPH0646726B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236936A (ja) | 1987-02-17 |
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