JPH06502964A - １つのプレート上へ共に作り込まれ、その後個別化されて成る半導体チップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 １つのプレート上へ共に作り込まれ、 その後個別化されて成る半導体チ・ツブ技術水準 今日、従来公知の手法で、ウェーッｘと称されるディスク状のプレートないし板 （これは棒状のシリコン単結晶から切り出される）上に、半導体素子ないしチ・ ノブが合理的に作製される（作り込まれる）。フォトリソグラフィー、エピタキ シー、拡散、マスキング技術等の種々の技術により、そのような１つの板上に、 多数の同種のＩＣ回路が形成されそれら回路は個々の半導体チップへ個別化後も はや相互に区別され得な（１゜事後的に当該回路にて堆積的欠陥が生じる際、当 該欠陥は当該プレート（板）の所定の領域にて集中的に堆積的に生じた欠陥であ るのか、又は統計的に分布された欠陥であるのかを後からでは確認できない。欠 陥の原因の探索に際して次のようにするのが著しく有利である、即ち、当該板上 の夫々のチップの最初の（元の）位置を確認検出できるようにするのが著しく有 利である。

発明の利点 本発明により奏される利点は個々のチ、ツブについて、当該個別化後でも当該板 上の切離し前（個別化前）にとっていた位置（先行位置）を読取り検知できるよ うにすことである。その際当該チップの個々の運命（欠陥状態の進行の状況経過 ）が当該板上の当該先行位置と相関づけられ得る。そのためのマークは当該作製 過程中チップの半導体構造と共に取付けられ得るので、作製コストは大し１て増 大しない。例えばホトマスクを修整変更しさえすればよく、その場合そのマスク によってプレー六プロセスにて簡単かつ特にロバストな手法ですべての同種の構 成部品に対して指示インジケーシヨン（標識）を行なわせ得る。

引用請求項に記載された手段によっては請求項１に規定された半導体チップの有 利な発展形態及び改良が可能である。

特に有利には上記マーキングは夫々隣接する半導体チップの半導体構造（レイア ウト）間に位置する周辺領域１６上に施（配）されている。それにより回路技術 上の不都合な操作とか影響を回避し得る。その際、周辺領域上でマーキングのた め充分なスペースを利用できる。さらなる利点とするところは当該周辺領域上の マーキングを良好に読取（検知）できることである。既に存在している構成部品 をもその種マーキングで指示（インジケーション、標識付け）できる（レイアウ トを変更しなくても）。２つのチップ間の周辺領域、所謂カッティング溝（ソー 等によるカッティング溝）はいずれにしろ、レイアウト構成部品に対して所定の 幅のところまで利用できない。それというのはプレートを切り離す際一方では、 帯状（テープ状）部分がソー等によるカッティングで取り去られ、他方ではカッ ティング許容偏差が考慮されなければならないからである。その際位置調整許容 偏差の理由からカッティング溝内のカッティングトラックの位置が精確には前取 って定められ得ない。

有利には隣接する半導体チップに配属されたマーキングは半導体チップ間に存在 する当該マーキングに比して一層より幅広の周辺領域上に、夫々所属の半導体チ ップに向ってずらして配置される。これによりカッティングトラックの位置調整 トレランスに無関係に夫々のチップへの、残留マーキングの所望の対応付け（割 付け）が可能である。その場合当該マークの幅は次のような大きさに選定すると よい、即ち、最適の心合せ（Ｉｍ心）状態でのカッティングの際各チップが当該 の個別化後、それの周辺領域にてたんに固有のマークのみを有するような大きさ に選定するとよい。

半導体構造の４辺（４つの側）のうちの１つにおける少なくとも周辺領域は少な くとも１つのマーキングを有する。障害的影響のある際にも読取（検知）の確実 性の高めるため、複数の同種のマーキングを設けるこよい。周辺領域には２つの 対向する側に又はすべての側にその種マーキングを設けてもよい。

当該マーキングを線エレメント又は面エレメントの列として構成することにより 、簡単な実現手法、及び読取（検知）容易性が得られる。当該線エレメント又は 面エレメントは有利に当該チップ−稜縁に対して垂直方向に周辺領域を通って延 在するので、プレートのカッティングの際にずれにしろ短縮され、従ってその情 報内容を失なうことはない。

良好な読取（検知）可能性及び障害による影響によっても殆ど影響を受けない明 確な情報内容のため、就中線−又は面エレメントの列の２進コーデイングが適す る。

明瞭且簡単な読取（検知）可能性へのさらなる寄与を次のようにして生ぜしめ得 る、即ち、各半導体チップのマーキング（マーク）が、夫々のチップ位置（ポジ シタン）の行番号及び列番号を表わす実質的に同種の２つの領域を有するように するのである。

更に、当該両領域の一層良好な識別性のためさらに１つのマーキングを設けるこ ともできる。このさらなる１つのマーキングは方向指示マークとして構成され得 、有利に他の領域および／又はプレート稜縁のほうを向くようにし得る。最も簡 単な場合は線エレメント又は面エレメントの１つが当該領域の識別、区別のため のマーキングとして構成され得る。その種の配置構成により付加的に個別化され たチップの回転位置状部が検出され得、更に、当該両領域相互間、つまり、行番 号及び列番号相互間の混同が起こり得ないようになる。

上記マーキングは有利に更に、さらなるチップ特有のデータ例えば、種類マーキ ング、プロセス修整変更データ、他の特有データ等を含み得る。

当該マークの取付けは基本的にチップ作製の際にずれのプロセスステップにても 行なわれ得る。全く簡単且ロベストル当該マーキングはリソグラフィーステップ にて酸化物エレメントとして形成され得、該ステップでは、最後に、（最終回に ）、酸化物窓が開かれる０バイポーラ−プレーナプロセスの場合は例えば、コン タクト窓平面が形成されることとなる。当該指示インジケーシヨン（標識付け） はブレーナプロセス中何等の付加的コストなしに行なわれる。上記マーキングの 酸化物構造によっては事後の工学技術的解析（該解析）においては前面−金属が 除去されなければならな）の際当該解析の後でも当該マークがなお存在するよう になる。

当該マーキングの付設のためにはマスクマスクにおいて変化調整が必要なだけで ある。それのすべてのコピーには当該複製（コピー作製）の際自動的に付加コス トなしにマーキングが付される。現存のレイアウトには無造作に後から、マスク の変化調整（変更）をせずにその種マーキングを付し得る。

［図面］ 次に本発明の実施例が図示してあり、以下詳細に説明する。

［図１］は２進コード化された線エレメントを有する２つのチップ間の周辺領域 の概念図−である。

［図２］は１つのチップの右側縁の上方領域における２進コード化面エレメント の概念図である。

［図３］は同チップの左側縁の下方領域における面エレメントの概念図である。

実施例の説明 図１の平面略図にはウェーハ１１の部分領域１０を示す。上記領域上には多数の 電子部品又は電子回路を含む同種のチップが配置されている。図１には４つのそ の種チップ１２〜１３が断片的に示されている。それらチップは半導体技術上公 知の方法によりウェーハ１１上に被着され、例えばバイポーラプレーナプロセス により被着される。上記チップは対称的に行及び列で配置されている。その際チ ップ１２は行６、列１０（６／　１０）に、チップ１３は行６、列１１　（６／ １１）に、そして、チップ１４は行７、列１０　（７／１０）に、チップ１５は 行７、列１１　（７／１１）に配置されている。当該チップの内部構造は簡単の ため図示してない個々のチップ１２〜１５間には幅ｄの周辺領域１６（これは所 謂カッティング溝を形成する）が設けられている。それらの周辺領域１６は所定 の幅まではチップのレイアウト構成部分のために用いられ得ない、それというの はチップの個別化のためウェーハ１１を離れ離れに切離す際（カッティングによ る分断の際周辺領域１６を通ってソー等により幅Ｃのカッティング（切断）部で 当該のカッティングないしダイシングが行なわれるからである。それにより、幅 Ｃを有する周辺領域の帯状ないしテープ状（条片）部分は取り去される。当該幅 の残りのところは露出状態に保持されねばならない、それというのは位置調整ト ランスの理由により、周辺領域１６内部にてソー等によるカッティングトラック の位置状態が精確には予言できず、当該がティング切断部はチップ１２の全（左 側、又はチップ１３の全く右側のところに位置し得る。

ウェーハ１１の切離しによるチップの個別化の代わりに、当該周辺領域１６を傷 をつけてその後破断してもよい。いずれにしろ周辺領域１６の帯状（テープ）部 分材料が取り去られる。

チップ１２と１３ないしチップ１４と１５間の垂直周辺領域１６においては２進 コード化線エレメントから成るマーキングが設けられる。上記線エレメントはチ ップの半導体構造（レイアウト）に縁に対して垂直方向に、即ち周辺領域１６を 通ってこれに対して横断する方向に延びる。左方にずれた２つの上方のマーク領 域１７．１８はチップ１２に配属されており、これに対して、右方へずらされた 下方の２つのマーキング領域１９．２０はチップ１３に配属されている。その場 合上記領域１７．１８はチップ１２に対して安全間隔Ｓをとり、同じく、領域１ ９．２０はチップ１３に対して安全間隔Ｓをとる。上記安全間隔Ｓは当該マーキ ングによるチップの半導体構造への影響を確実に排除するために用いられる。斯 様な安全間隔Ｓによってマーキングのため利用可能な周辺領域の幅が、値すに減 少する。当該マーキングの機能及び配置構成を明示するため、図１では正確な縮 尺度では示してない。実際には周辺領域及びマーキングは当該チップの大きさに 比して小さい。図２及び図３は実際の大きさの関係（比）を近似的に示す。数値 例としては次の値が用いられ得る。

ｄ　＝　８０　μ　■、　５＝ｉ０　μ　諺、　Ｃ＝３０　μ　厘従って、対称 的カッティングの場合幅１５μ諺を以てマーキングに対して夫々帯状（テープ状 ）部分が残留する。

その場合、上記領域１７と１９は夫々チップ１２と１３に対して行番号を表わし 、本例では行６を表わし、領域１８．２０は列番号を表わし、本例では列１０な いし１１を表わす。領域１７〜２０における線エレメントは酸化物、例えば構造 化されたエミッタ酸化物から成る。線エレメントは０ビツトを表わし、一方、空 所は１ビツトを表わす。２つの空所間、即ち２つの１ビツト間には明瞭のため狭 幅の線部分が設けられている。線エレメントによるデジタルコード化は図１中相 応の数値で示されている。

純技術的に見て、当該マーキングはチップの作製の際はぼいずれのプロセスステ ップにおいてウェーハ上に被着され得る。特に簡単且ロバストに当該マーキン− グはリソグラフィーステップで形成され得、該ステップにおいては最後に（最終 回に）、酸化物窓が開かれる。バイポーラプロセスの場合、当該の窓はコンタク ト窓平面に形成される。このためにパターンゼネレータ及びレピータにて作製の 際コンタクト窓マクスのみに、各チップの傍らにマーキング構造を設けさえすれ ばよい。他のすべてのマスク又は平面は変らない状態に得たれる。ビットの領域 ではソーカッティング溝において酸化物はエツチング除去されるのではなく、次 のようなところでのみ除去される、即ちチップの列又は行番号の２進表示にて１ ビツトがカセットされるべきところでのみ除去されるのである。開かれるべき酸 化物の窓及び２つの隣接する窓相互間の間隔は生じているエツチングトレランス に基づき選択されねばならない。

図示した上述のマーキングの配置構成の変形においては勿論逆の配置構成を選択 することもでき、ここにおいては酸化物エレメントが１ピツドとを形成する。

エツチングにより露出された２つの個所間の狭幅の間隔保持（スペーサ）−縞（ バー）状部分も基本的に省かれ得る。それというのはただそれらはたんに比較的 に良好な読取性（検知性）に用いられるに過ぎないからである。更に、チップの 片側（面）又は複数の側（面）に亙って分布して配置することが可能である。図 示の実施例では当該マーキングはそれぞれ右側上方側縁及び左側下方側縁に配置 されている。上方及び下方縁部にマーキングを設けることもできる。

最も有利な場合ではソーカッティング切断は対称的に行なわれ、その結果中央の テープ（条片）部分が省かれる。この場合個別化されたチップの残留側縁領域に は夫々対応付けられた（所属の）マーキングのみが維持されるのであり、このこ とは基本的に最も好ましい手法を成す。ソーカッティング切断が非対称的に行な われる場合（このことは実際上阻止され得ない）、最も不都合なケースでは比較 的に狭幅の帯状部分上でマーキングが全（脱落しく当該帯状部分が安全間隔Ｓに 等しいかそれより小である際）、そして、隣接チップの比較的幅広の帯状部分上 には付加的にマーキングが、それも当該チップに配属されてないマーキングが含 まれることになる。但し、区別は容易に行われ得る、それというのは所属のマー キングが、ずれ（オフセット）により遥かに大きな拡がりを有するからである。

隣接チップ上のマーキングの欠落が起っても同様に不都合ではない、それという のは当該チップの対向する側に比較的に幅広の周縁領域が維持されるからである 。

図２にはチップ１２の右上方領域が、そして、図３には当該チップの圧下力領域 が実際の縮尺度で示しである。図１には図示の簡単化のためたんに４ビツトマー キングが列番号ないし行番号に対して設けられているが、図２及び図３には５ビ ツトマーキングが実現されている。当該マーキングの領域１７．１８は右上方側 縁と左下方側縁とにおいて同じである。図１と異なって当該マーキングは本来の 線エレメントをもはや有しない面エレメントとして形成されている。チップ１２ の左側方の周縁領域には後続するチップ２１が列９に設けられている。列を表示 する領域１８のそのつど最も上のマーキングエレメント２２は矢の先端のように 形成されており、所属のチップ１２から離れるほうに向いており、ソーカッティ ングされてないウェーハのほうを向いている。それにより一方では行−及び列番 号の確実な区別が行なわれ得、更に、個別化されたカップにおけるウェーハ上の 当該個別化前の回転位置を検出るできる。

周辺領域１６は更に列のチップ特有のデータ、例えば、チップ型式、プロセス修 整変更、作製日限、作製場所等を含み得る。当該データに対するマーキングは４ つの周辺領域上に分布して配置され得る。

国際調査報告

Claims (16)

【特許請求の範囲】
1. １．１つのプレート上に共に作り込まれ（作製され）しかる後個別化されて成る 同種の半導体チップにおいて、個々の半導体チップ（１２〜１５，２１）は上記 プレート（１１）上にて、当該個別化前とっていた位置の情報を含むマーキング （１７〜２０）を有することを特徴とする半導体チップ。
2. ２．上記マーキング（１７〜２０）は夫々隣接する半導体チップ（１２，１３な いし１４，１５）の半導体構造（レイアウト）間に位置する周辺領域（１６）上 に施（配）されている請求項１記載の半導体チップ。
3. ３．隣接する半導体チップ（１２，１３ないし１４，１５）に配属されたマーキ ング（１７，２０）は上記半導体チップ間に存在する周辺領域（１６）上にそれ ぞれ所属する半導体チップのほうに向ってずらされて配（施）されており、上記 周辺領域は上記マーキングより幅広である請求項２記載の方法。
4. ４．少なくとも当該周辺領域（１６）は当該半導体構造の４つの側（辺）のうち の１つにおいて、少なくとも１つのマーキング（１７〜２０）を有する請求項２ 又は３記載の半導体チップ。
5. ５．当該周辺領域（１６）の２つの対向する側にマーキング（１７〜２０）が設 けられている請求項４記載の半導体チップ。
6. ６．上記マーキング（１７〜２０）は線一又は面エレメントの列として構成され ている請求項１から５までのうちいずれか１項記載の半導体カップ。
7. ７．上記線−又は面エレメントはチップ縁部に対して垂直方向に当該周辺領域に 亙って延びている請求項６記載の半導体チップ。
8. ８．線−又は面エレメントの列が、２進コード化されている請求項６又は７記載 の半導体チップ。
9. ９．各半導体チップの上記マーキング（１７〜２０）は２つの同種の領域を有し 、該２つの領域は当該板（プレート）（１１）上の夫々のチップ位置の行−及び 列番号を表わすものである請求項１から８までのうちいずれか１項記載の半導体 カップ。
10. １０．２つの領域（１７，１８ないし１９，２０）の区別のため１つのマーキン グ（２２）が設けられている請求項９記載の半導体チップ。
11. １１．上記マーキング（２２）は方向指示マーキングとして構成されている請求 項１０記載の半導体チップ。
12. １２．上記マーキング（２２）は他方の領域及び／又は板（プレート）縁のほう に向いている請求項１１記載の半導体チップ。
13. １３．線−又は面エレメントの１つが当該領域の区別のためのマーキング（２２ ）として構成されている請求項１０〜１２のうちのいずれか１項記載の半導体チ ップ。
14. １４．上記マーキングはさらなるチップ固有のデータ、例えば、バリエーション （種類）マーキング、プロセス修整変更、日附等を含む請求項１から１３までの うちいずれか１項記載の半導体チップ。
15. １５．上記マーキング（１７〜２０）は酸化物エレメントとして構成されている 請求項１から１４までのうちいずれか１項記載の半導体チップ。
16. １６．リソグラフィーステップにて形成された酸化物エレメントが設けられてい る請求項１５記載の半導体チップ。