JPH0652041A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH0652041A JPH0652041A JP20533592A JP20533592A JPH0652041A JP H0652041 A JPH0652041 A JP H0652041A JP 20533592 A JP20533592 A JP 20533592A JP 20533592 A JP20533592 A JP 20533592A JP H0652041 A JPH0652041 A JP H0652041A
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- JP
- Japan
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- image processing
- memory
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- Pending
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- 238000013507 mapping Methods 0.000 claims abstract description 34
- 238000013500 data storage Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 本発明は、画像処理装置のメモリの使用効率
を向上させ、且つ、高速化を図ることを目的とする。 【構成】 本発明の画像処理装置は、単位領域に分割さ
れたバッファ領域から、必要数の単位領域が割り当てら
れ、これらの単位領域を対象として、夫々の画像処理手
段が有しているマッピング手段を介して、画像データが
格納される。その際、マッピング手段はＣＰＵではな
く、それ自身により制御される。
を向上させ、且つ、高速化を図ることを目的とする。 【構成】 本発明の画像処理装置は、単位領域に分割さ
れたバッファ領域から、必要数の単位領域が割り当てら
れ、これらの単位領域を対象として、夫々の画像処理手
段が有しているマッピング手段を介して、画像データが
格納される。その際、マッピング手段はＣＰＵではな
く、それ自身により制御される。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理装置に関し更
に詳しくは、その画像メモりにバッファ領域が設定され
ている画像処理装置に関する。
に詳しくは、その画像メモりにバッファ領域が設定され
ている画像処理装置に関する。
【０００２】
【従来の技術】画像データを蓄積して種々の画像処理を
行うような装置に於ては、装置内に設けられたメモリ領
域に画像データ格納用のバッファ領域を割り当ててい
る。このバッファ領域は、ＣＰＵがメモリマッピングデ
バイスを有する場合に於ても、高速処理を行うために用
いられる専用の画像処理デバイスがメモリマッピングデ
バイスを有していないために、各画像処理デバイスの論
理アドレス空間がバッファ領域のアドレス空間として物
理アドレスに従って実際のメモリ場に連続的に割り付け
られている。
行うような装置に於ては、装置内に設けられたメモリ領
域に画像データ格納用のバッファ領域を割り当ててい
る。このバッファ領域は、ＣＰＵがメモリマッピングデ
バイスを有する場合に於ても、高速処理を行うために用
いられる専用の画像処理デバイスがメモリマッピングデ
バイスを有していないために、各画像処理デバイスの論
理アドレス空間がバッファ領域のアドレス空間として物
理アドレスに従って実際のメモリ場に連続的に割り付け
られている。
【０００３】従って、このような画像処理装置では、複
数の画像データを同時に処理する際には、実際のメモリ
には多くの空き領域があるにも拘わらず、バッファ領域
として連続的に領域を設定出来ないために、使用されな
いメモリ領域が発生し、メモリの使用効率が低かった。
数の画像データを同時に処理する際には、実際のメモリ
には多くの空き領域があるにも拘わらず、バッファ領域
として連続的に領域を設定出来ないために、使用されな
いメモリ領域が発生し、メモリの使用効率が低かった。
【０００４】これを解消するために、画像処理回路にメ
モリをマッピングする回路を付加し、前記論理アドレス
空間と前記バッファ領域とを対応させて画像データを格
納することが行われている。ところが従来、その制御を
ＣＰＵが行っているため、メモリマッピング回路を設定
し直す必要がある度に、画像処理動作を停止させなけれ
ばならなかった。
モリをマッピングする回路を付加し、前記論理アドレス
空間と前記バッファ領域とを対応させて画像データを格
納することが行われている。ところが従来、その制御を
ＣＰＵが行っているため、メモリマッピング回路を設定
し直す必要がある度に、画像処理動作を停止させなけれ
ばならなかった。
【０００５】
【発明が解決しようとする課題】このような従来の画像
装置では、メモリマッピング回路を設定し直す必要があ
る度に、画像処理回路が停止し、ＣＰＵがメモリマッピ
ング回路の設定を終了するまで待つ必要があり、その待
ち時間が画像処理回路に於画像処理の高速化の障害にな
るという問題があった。
装置では、メモリマッピング回路を設定し直す必要があ
る度に、画像処理回路が停止し、ＣＰＵがメモリマッピ
ング回路の設定を終了するまで待つ必要があり、その待
ち時間が画像処理回路に於画像処理の高速化の障害にな
るという問題があった。
【０００６】本発明は、このような問題に鑑みて成され
たものであり、メモリの使用効率を向上させ、且つ、画
像処理装置の高速化を図ることを目的とする。
たものであり、メモリの使用効率を向上させ、且つ、画
像処理装置の高速化を図ることを目的とする。
【０００７】
【課題を解決するための手段】画像データ処理手段によ
り処理された画像データを格納するためのバッファ領域
が画像メモリに設定されている画像処理装置において、
前記バッファ領域が複数の単位領域に分割されており、
前記データ処理手段の論理アドレス空間と前記バッファ
領域のアドレス空間とを対応させるマッピング手段と、
前記バッファ領域への画像データの格納に際して、格納
されるべき画像データの大きさに応じて前記単位領域の
必要数を割り当てる手段と、該手段により割り当てられ
た単位領域を対象として、前記マッピング手段により前
記データ処理手段の論理アドレス空間と前記バッファ領
域のアドレス空間とを対応させて画像データを格納する
手段と、前記マッピング手段に対して前記画像データ処
理手段の論理アドレス空間と前記バッファ領域のアドレ
ス空間とを対応させるためのデータを前記画像処理手段
自身が設定する手段とを備えてなる画像処理装置。
り処理された画像データを格納するためのバッファ領域
が画像メモリに設定されている画像処理装置において、
前記バッファ領域が複数の単位領域に分割されており、
前記データ処理手段の論理アドレス空間と前記バッファ
領域のアドレス空間とを対応させるマッピング手段と、
前記バッファ領域への画像データの格納に際して、格納
されるべき画像データの大きさに応じて前記単位領域の
必要数を割り当てる手段と、該手段により割り当てられ
た単位領域を対象として、前記マッピング手段により前
記データ処理手段の論理アドレス空間と前記バッファ領
域のアドレス空間とを対応させて画像データを格納する
手段と、前記マッピング手段に対して前記画像データ処
理手段の論理アドレス空間と前記バッファ領域のアドレ
ス空間とを対応させるためのデータを前記画像処理手段
自身が設定する手段とを備えてなる画像処理装置。
【０００８】
【作用】本発明の画像処理装置は、単位領域に分割され
たバッファ領域から、必要数の単位領域が割り当てら
れ、これらの単位領域を対象として、夫々の画像処理手
段が有しているマッピング手段を介して、画像データが
格納される。その際、マッピング手段は、ＣＰＵではな
く、それ自身により制御される。
たバッファ領域から、必要数の単位領域が割り当てら
れ、これらの単位領域を対象として、夫々の画像処理手
段が有しているマッピング手段を介して、画像データが
格納される。その際、マッピング手段は、ＣＰＵではな
く、それ自身により制御される。
【０００９】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００１０】図１は本発明に係る画像処理装置の一構成
例を示すブロック図である。
例を示すブロック図である。
【００１１】図中１はＣＰＵであり、装置全体の制御を
司る。２はローカルメモリであり、ＣＰＵ１のためのプ
ログラムコードを格納し、あるいはワークエリア用に使
用される。４は画像処理回路であり、画像データを処理
する。５はスキャナであり、画像データの入力を行う。
６はＣＲＴコントローラであり、ＣＲＴディスプレイ７
への画像表示を制御する。また、このＣＲＴディスプレ
イ７に表示される。また、このＣＲＴディスプレイ７に
表示される画像データはフレームメモリ８に格納されて
いる。９は外部外部記憶装置であり、画像データを保存
するための、例えばフロッピーディスク装置、光ディス
ク装置等が利用される。１０はプリンタであり、画像デ
ータをプリントアウトしてハードコピーを得るために使
用される。１１は画像データ格納用メモリであり、この
画像データ格納用メモリ１１のメモリ空間に、処理途中
の画像データを格納するための画像データ格納用のバッ
ファ領域が設定されている。尚、３はメモリマッピング
回路であり、画像データ処理デバイスとしてのＣＰＵ
１、画像処理回路４、スキャナ５、ＣＲＴコントローラ
６、プリンタ１０夫々とバスとの間に介装されている。
このメモリマッピング回路３は、夫々が接続されている
画像処理回路４、スキャナ５、ＣＲＴコントローラ６、
ＣＰＵ１及びプリンタ１０の論理アドレス空間を、バッ
ファ領域のアドレス空間と対応付けるために備えられて
いる。
司る。２はローカルメモリであり、ＣＰＵ１のためのプ
ログラムコードを格納し、あるいはワークエリア用に使
用される。４は画像処理回路であり、画像データを処理
する。５はスキャナであり、画像データの入力を行う。
６はＣＲＴコントローラであり、ＣＲＴディスプレイ７
への画像表示を制御する。また、このＣＲＴディスプレ
イ７に表示される。また、このＣＲＴディスプレイ７に
表示される画像データはフレームメモリ８に格納されて
いる。９は外部外部記憶装置であり、画像データを保存
するための、例えばフロッピーディスク装置、光ディス
ク装置等が利用される。１０はプリンタであり、画像デ
ータをプリントアウトしてハードコピーを得るために使
用される。１１は画像データ格納用メモリであり、この
画像データ格納用メモリ１１のメモリ空間に、処理途中
の画像データを格納するための画像データ格納用のバッ
ファ領域が設定されている。尚、３はメモリマッピング
回路であり、画像データ処理デバイスとしてのＣＰＵ
１、画像処理回路４、スキャナ５、ＣＲＴコントローラ
６、プリンタ１０夫々とバスとの間に介装されている。
このメモリマッピング回路３は、夫々が接続されている
画像処理回路４、スキャナ５、ＣＲＴコントローラ６、
ＣＰＵ１及びプリンタ１０の論理アドレス空間を、バッ
ファ領域のアドレス空間と対応付けるために備えられて
いる。
【００１２】このように構成された本発明の画像処理装
置は、例えばスキャナ５から入力された画像データを画
像データ格納用メモリ１１のバッファ領域に一旦格納
し、これを読み出して画像処理回路４により処理した
り、あるいは画像処理回路４により処理された後の画像
データをプリンタ１０によりプリントアウトしてハード
コピーを得たり、フレームメモリ８に転送して一旦格納
させた後に、ＣＲＴディスプレイ７に表示したり、更に
は外部記憶装置９に格納したり等の種々の処理が可能で
ある。
置は、例えばスキャナ５から入力された画像データを画
像データ格納用メモリ１１のバッファ領域に一旦格納
し、これを読み出して画像処理回路４により処理した
り、あるいは画像処理回路４により処理された後の画像
データをプリンタ１０によりプリントアウトしてハード
コピーを得たり、フレームメモリ８に転送して一旦格納
させた後に、ＣＲＴディスプレイ７に表示したり、更に
は外部記憶装置９に格納したり等の種々の処理が可能で
ある。
【００１３】画像処理回路４は、画像データ格納用メモ
リ１１内の決められた位置に、予記述された描画のため
の命令列を自律的に解釈して実行する機能を持ってい
る。
リ１１内の決められた位置に、予記述された描画のため
の命令列を自律的に解釈して実行する機能を持ってい
る。
【００１４】この動作手順を図２のフローチャートを用
いて説明する。画像処理回路４はＣＰＵ１により、その
プログラムカウンタにコマンド列の先頭のアドレスをセ
ットして起動される。そして、画像処理回路４は、プロ
グラムカウンタに示されたアドレスからコマンドを取り
込む（ステップＳ１）。次に、ステップＳ１で取り込ま
れたコマンドのアドレスをカウントアップする（ステッ
プＳ２）。次に、取り込んだコマンドがＥＮＤ ＯＦ
ＥＸＥＣＵＴＥ命令かどうか判断する（ステップＳ
３）。もしＥＮＤ ＯＦ ＥＸＥＣＵＴＥなら、動作を
終了する（ステップＳ５）。そうでなければ、コマンド
が実行され（ステップＳ４）、その後ステップＳ１に戻
って次のコマンドを取り込む。
いて説明する。画像処理回路４はＣＰＵ１により、その
プログラムカウンタにコマンド列の先頭のアドレスをセ
ットして起動される。そして、画像処理回路４は、プロ
グラムカウンタに示されたアドレスからコマンドを取り
込む（ステップＳ１）。次に、ステップＳ１で取り込ま
れたコマンドのアドレスをカウントアップする（ステッ
プＳ２）。次に、取り込んだコマンドがＥＮＤ ＯＦ
ＥＸＥＣＵＴＥ命令かどうか判断する（ステップＳ
３）。もしＥＮＤ ＯＦ ＥＸＥＣＵＴＥなら、動作を
終了する（ステップＳ５）。そうでなければ、コマンド
が実行され（ステップＳ４）、その後ステップＳ１に戻
って次のコマンドを取り込む。
【００１５】なお、画像処理装置４が備えている描画コ
マンドの一例として、矩形領域の転送機能を取り挙げ、
この画像処理回路４が備えている命令とそのパラメータ
を図３に、更にその動作を模式的に図４に示す。
マンドの一例として、矩形領域の転送機能を取り挙げ、
この画像処理回路４が備えている命令とそのパラメータ
を図３に、更にその動作を模式的に図４に示す。
【００１６】ＭＯＶＥ ＲＥＣＴＡＮＧＬＥは、矩形領
域の転送を実行する命令である。これは、ＳＲＣ ＡＤ
ＲＳのアドレスを起点として、ＳＲＣ ＷＩＤＴＨの幅
を有するソース画像の内ＳＲＣ Ｘ、ＳＲＣ Ｙのオフ
セット位置から、横ＳＲＣＤＸ、縦ＳＲＣ ＤＹの矩形
領域をＤＳＴ ＷＩＤＴＨの幅を有するデスティネーシ
ョン画像のＤＳＴ Ｘ、ＤＳＴ Ｙのオフセット位置に
転送する。また、ＥＮＤ ＯＦ ＥＸＥＣＵＴＥは、コ
マンド列の実行を終了を示している。
域の転送を実行する命令である。これは、ＳＲＣ ＡＤ
ＲＳのアドレスを起点として、ＳＲＣ ＷＩＤＴＨの幅
を有するソース画像の内ＳＲＣ Ｘ、ＳＲＣ Ｙのオフ
セット位置から、横ＳＲＣＤＸ、縦ＳＲＣ ＤＹの矩形
領域をＤＳＴ ＷＩＤＴＨの幅を有するデスティネーシ
ョン画像のＤＳＴ Ｘ、ＤＳＴ Ｙのオフセット位置に
転送する。また、ＥＮＤ ＯＦ ＥＸＥＣＵＴＥは、コ
マンド列の実行を終了を示している。
【００１７】図５は、画像処理回路及びメモリマッピン
グ回路の構成を示している。
グ回路の構成を示している。
【００１８】図中４は画像処理回路であり、２４本のア
ドレス線Ａ０〜Ａ２３と８ビットのデータ線によって１
６ＭＢの論理メモリ空間を形成している。１２はデコー
ダであり、メモリマッピング回路に値を設定するための
アドレスを選択する。また、デコーダ１２は、アドレス
線Ａ６〜Ａ２３のが全て０になった時に限り、ローアク
ティブになる。１３はアドレス選択回路であり、メモリ
マッピング回路３にデータを設定する時にはアドレス線
Ａ０〜Ａ１５を選択し、その他の通常動作時にはＡ１８
〜Ａ２３を選択して、メモリマッピング回路３に入力す
る。１４はゲートであり、メモリマッピング回路３に値
を設定するための書き込み信号を発生する。メモリマッ
ピング回路３は、前記通常動作時にアドレス線Ａ１８〜
Ａ２３を選択して、画像処理回路１２から、デコーダ１
３及びゲート１６を介して入力される信号を変換して、
アドレスＰＡ１８〜ＰＡ２５を生成する。このアドレス
ＰＡ１８〜ＰＡ２５は、アドレス線Ａ０〜Ａ１７の信号
と共にメモリ回路に入力される。画像処理回路４に付加
されたメモリマッピング回路３は、画像データ格納用メ
モリ１１を、２５６ＫＢを一単位として６４ページに分
割してマッピングする。また、この画像データ格納用メ
モリ１１は、最大６４ＭＢまでサポートでき、メモリマ
ッピング回路３にマッピングするためのデータを設定す
る際には、画像処理回路４の論理アドレス０番地〜６３
番地を使用する。そのうち画像処理回路４の論理アドレ
ス２番地は、画像データ格納用メモリ１１上にマッピン
グされるページを示している。そこに８を設定すると、
画像処理回路４の論理アドレス４００００（１６進数）
番地から７ＦＦＦＦ（１６進数）番地には、画像格納用
メモリ１１上の８ページの先頭アドレスに当る１０００
００（１６進数）番地から１３ＦＦＦＦ（１６進数）が
マッピングされる。
ドレス線Ａ０〜Ａ２３と８ビットのデータ線によって１
６ＭＢの論理メモリ空間を形成している。１２はデコー
ダであり、メモリマッピング回路に値を設定するための
アドレスを選択する。また、デコーダ１２は、アドレス
線Ａ６〜Ａ２３のが全て０になった時に限り、ローアク
ティブになる。１３はアドレス選択回路であり、メモリ
マッピング回路３にデータを設定する時にはアドレス線
Ａ０〜Ａ１５を選択し、その他の通常動作時にはＡ１８
〜Ａ２３を選択して、メモリマッピング回路３に入力す
る。１４はゲートであり、メモリマッピング回路３に値
を設定するための書き込み信号を発生する。メモリマッ
ピング回路３は、前記通常動作時にアドレス線Ａ１８〜
Ａ２３を選択して、画像処理回路１２から、デコーダ１
３及びゲート１６を介して入力される信号を変換して、
アドレスＰＡ１８〜ＰＡ２５を生成する。このアドレス
ＰＡ１８〜ＰＡ２５は、アドレス線Ａ０〜Ａ１７の信号
と共にメモリ回路に入力される。画像処理回路４に付加
されたメモリマッピング回路３は、画像データ格納用メ
モリ１１を、２５６ＫＢを一単位として６４ページに分
割してマッピングする。また、この画像データ格納用メ
モリ１１は、最大６４ＭＢまでサポートでき、メモリマ
ッピング回路３にマッピングするためのデータを設定す
る際には、画像処理回路４の論理アドレス０番地〜６３
番地を使用する。そのうち画像処理回路４の論理アドレ
ス２番地は、画像データ格納用メモリ１１上にマッピン
グされるページを示している。そこに８を設定すると、
画像処理回路４の論理アドレス４００００（１６進数）
番地から７ＦＦＦＦ（１６進数）番地には、画像格納用
メモリ１１上の８ページの先頭アドレスに当る１０００
００（１６進数）番地から１３ＦＦＦＦ（１６進数）が
マッピングされる。
【００１９】ＣＰＵ１から与えられたコマンド列は、そ
の中にマップデータを保持しており、画像処理回路４
は、それを参照することによりメモリの使用状況を把握
する。そして、メモリマッピング回路３に対して画像デ
ータを、ＭＯＶＥ ＲＥＣＴＡＮＧＬＥ命令を用いて、
空きページに矩形領域転送等をすることで、画像処理回
路４自身がメモリマッピング回路３を設定しながら自律
的に動作していくことができる。
の中にマップデータを保持しており、画像処理回路４
は、それを参照することによりメモリの使用状況を把握
する。そして、メモリマッピング回路３に対して画像デ
ータを、ＭＯＶＥ ＲＥＣＴＡＮＧＬＥ命令を用いて、
空きページに矩形領域転送等をすることで、画像処理回
路４自身がメモリマッピング回路３を設定しながら自律
的に動作していくことができる。
【００２０】
【発明の効果】以上に述べました如く、本発明の画像処
理装置によれば、メモリの使用効率を向上させ、且つ、
画像処理装置の高速化を図ることができる。
理装置によれば、メモリの使用効率を向上させ、且つ、
画像処理装置の高速化を図ることができる。
【図１】図１は本発明に係る画像処理装置の一構成例を
示すブロック図である。
示すブロック図である。
【図２】図２は本発明の画像処理回路の動作を表すフロ
ーチャートである。
ーチャートである。
【図３】図３は本発明の画像処理回路が備えている命令
及びそのパラメータの一例を示している。
及びそのパラメータの一例を示している。
【図４】図４は命令ＭＯＶＥ ＲＥＣＴＡＮＧＬＥの模
式的動作説明図である。
式的動作説明図である。
【図５】図５は、画像処理回路及びメモリマッピング回
路の構成を示している。
路の構成を示している。
【符号の説明】 １：ＣＰＵ Ｓ１：コマンドの取り込み ２：ローカルメモリ Ｓ２：コマンドのアドレスのカウントアップ ３：メモリマッピング回路 Ｓ３：コマンドがＥＮＤ ＯＦ ＥＸＥＣＵ ４：画像処理回路 ＴＥかどうか判断する ５：スキャナ Ｓ４：コマンド実行 ６：ＣＲＴコントローラ Ｓ５：終了 ７：ＣＲＴ ８：フレームメモリ ９：外部記憶装置 １０：プリンタ １１：画像データ格納用メモリ １２：デコーダ １３：アドレス選択回路 １４：ゲート
Claims (1)
- 【請求項１】 画像データ処理手段により処理された画
像データを格納するためのバッファ領域が画像メモリに
設定されている画像処理装置において、 前記バッファ領域が複数の単位領域に分割されており、 前記データ処理手段の論理アドレス空間と前記バッファ
領域のアドレス空間とを対応させるマッピング手段と、 前記バッファ領域への画像データの格納に際して、格納
されるべき画像データの大きさに応じて前記単位領域の
必要数を割り当てる手段と、 該手段により割り当てられた単位領域を対象として、前
記マッピング手段により前記データ処理手段の論理アド
レス空間と前記バッファ領域のアドレス空間とを対応さ
せて画像データを格納する手段と、 前記マッピング手段に対して前記画像データ処理手段の
論理アドレス空間と前記バッファ領域のアドレス空間と
を対応させるためのデータを前記画像処理手段自身が設
定する手段とを備えてなる画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20533592A JPH0652041A (ja) | 1992-07-31 | 1992-07-31 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20533592A JPH0652041A (ja) | 1992-07-31 | 1992-07-31 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652041A true JPH0652041A (ja) | 1994-02-25 |
Family
ID=16505217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20533592A Pending JPH0652041A (ja) | 1992-07-31 | 1992-07-31 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652041A (ja) |
-
1992
- 1992-07-31 JP JP20533592A patent/JPH0652041A/ja active Pending
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