JPS6024507B2 - アナログ出力装置 - Google Patents
アナログ出力装置Info
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- JPS6024507B2 JPS6024507B2 JP9771781A JP9771781A JPS6024507B2 JP S6024507 B2 JPS6024507 B2 JP S6024507B2 JP 9771781 A JP9771781 A JP 9771781A JP 9771781 A JP9771781 A JP 9771781A JP S6024507 B2 JPS6024507 B2 JP S6024507B2
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- analog
- data
- digital
- analog data
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Description
【発明の詳細な説明】
本発明は上位装置から与えられたデジタル出力データを
アナログデー外こ変換して指定された出力点に出力する
アナログ出力装置に関する。
アナログデー外こ変換して指定された出力点に出力する
アナログ出力装置に関する。
一般にアナログ出力装置１１は第１図に示されるように
構成されており、上位装置（以下、ＣＰＵと称す）１２
はＮ点の出力点のいずれかへのデータ出力に際し、入出
力バス１３を介してバッファ回路１４にデジタル出力デ
ータ（およびデータの格納先を示すアドレスデータ）を
出力するとともに制御部１５に対して起動をかける。制
御部１５はアナログ出力装置１１全体を制御するもので
、まずバッファ回路１４内のデジタル出力データを対応
するアドレスデータで示されるメモリ１６の該当アドレ
ス位置に順次格納する。また、制御部１５はメモリ１６
内のデジタル出力データをメモリインタフェース１７を
介してデジタル／アナログ変換器（以下、ＤＡＣと称す
る）１ ８へ読出し出力せしめる。メモリ１６から読出
されたデジタル出力データはＤＡＣ１８によってアナロ
グデータに変換され分配器１９に入力される。分配器１
９は、このアナログデータを制御部１５の制御によって
出力回路２０，〜２０Ｎのうちの指定された出力回路に
分配出力する。これら出力回路２０，〜２０Ｎはサンプ
ル・ホールド回路および出力バッファ回路（いずれも図
示せず）で構成されており、アナログデータを対応する
出力点に出力する。この例では、メモリー６に格納され
たデジタル出力データ（のアナログ変換データ）の出力
先は、その格納アドレス位置で一義的に決定されるよう
になっている。即ち、ＣＰＵ１２がデジタル出力データ
とともに該データ（のアナログ変換データ）の出力先に
対応するメモリ１６のアドレス位置を示すアドレスデー
タをアナログ出力装置１１に転送することにより、該当
する出力回路を経由して所望の出力点にアナログデータ
が出力される。そして、該出力点にアナログデータが出
力されることにより、外部プロセス装置のたとえばバル
ブの開閉量が制御され水量等の調節が行なわれる。この
ような従来のアナログ出力装置１１において、たとえば
ＤＡＣ１８が故障した場合、その出力値が真値に対して
たとえば１／２とか１／３になる恐れがある。
構成されており、上位装置（以下、ＣＰＵと称す）１２
はＮ点の出力点のいずれかへのデータ出力に際し、入出
力バス１３を介してバッファ回路１４にデジタル出力デ
ータ（およびデータの格納先を示すアドレスデータ）を
出力するとともに制御部１５に対して起動をかける。制
御部１５はアナログ出力装置１１全体を制御するもので
、まずバッファ回路１４内のデジタル出力データを対応
するアドレスデータで示されるメモリ１６の該当アドレ
ス位置に順次格納する。また、制御部１５はメモリ１６
内のデジタル出力データをメモリインタフェース１７を
介してデジタル／アナログ変換器（以下、ＤＡＣと称す
る）１ ８へ読出し出力せしめる。メモリ１６から読出
されたデジタル出力データはＤＡＣ１８によってアナロ
グデータに変換され分配器１９に入力される。分配器１
９は、このアナログデータを制御部１５の制御によって
出力回路２０，〜２０Ｎのうちの指定された出力回路に
分配出力する。これら出力回路２０，〜２０Ｎはサンプ
ル・ホールド回路および出力バッファ回路（いずれも図
示せず）で構成されており、アナログデータを対応する
出力点に出力する。この例では、メモリー６に格納され
たデジタル出力データ（のアナログ変換データ）の出力
先は、その格納アドレス位置で一義的に決定されるよう
になっている。即ち、ＣＰＵ１２がデジタル出力データ
とともに該データ（のアナログ変換データ）の出力先に
対応するメモリ１６のアドレス位置を示すアドレスデー
タをアナログ出力装置１１に転送することにより、該当
する出力回路を経由して所望の出力点にアナログデータ
が出力される。そして、該出力点にアナログデータが出
力されることにより、外部プロセス装置のたとえばバル
ブの開閉量が制御され水量等の調節が行なわれる。この
ような従来のアナログ出力装置１１において、たとえば
ＤＡＣ１８が故障した場合、その出力値が真値に対して
たとえば１／２とか１／３になる恐れがある。
この結果、ＣＰＵ１２から出力されるデジタル出力デー
タとは全く対応しないアナログデータが出力点に出力さ
れ、所望の制御動作等が正しく行なわれない不都合が生
じた。このような不都合を解消するために、ＤＡＣ１８
以降のハード構成を２重糸とし、通常状態において一方
の系を使用し、故障発生等の異常時に他方の系に切り替
えて使用する方法が考えられる。しかし、この方法では
切り替え時に出力がとぎれ、誤動作を招くため問題があ
る。また、デジタル出力系と異なり、アナログ出力系で
は異常検出が困難であり、したがって必ずしも切り替え
が正しく行なわれない恐れがある。本発明は上記事情に
鑑みてなされたものでその目的は、極めて簡単な構成で
ありながらデジタル／アナログ変換器のアナログ出力系
の回路故障が発生した際のアナログ出力データ値への影
響を極力少なくすることができるアナログ出力装置を提
供することにある。
タとは全く対応しないアナログデータが出力点に出力さ
れ、所望の制御動作等が正しく行なわれない不都合が生
じた。このような不都合を解消するために、ＤＡＣ１８
以降のハード構成を２重糸とし、通常状態において一方
の系を使用し、故障発生等の異常時に他方の系に切り替
えて使用する方法が考えられる。しかし、この方法では
切り替え時に出力がとぎれ、誤動作を招くため問題があ
る。また、デジタル出力系と異なり、アナログ出力系で
は異常検出が困難であり、したがって必ずしも切り替え
が正しく行なわれない恐れがある。本発明は上記事情に
鑑みてなされたものでその目的は、極めて簡単な構成で
ありながらデジタル／アナログ変換器のアナログ出力系
の回路故障が発生した際のアナログ出力データ値への影
響を極力少なくすることができるアナログ出力装置を提
供することにある。
以下、本発明の一実施例を図面を参照して説明する。
なお、第１図と同一部分には同一符号を付して詳細な説
明を省略する。第２図のアナログ出力装置１１１におい
て、１１５は制御部である。制御部１１５は第１図の制
御部１５とほぼ同等の機能のほかに、後述する比較器１
５０，〜１５０Ｎの比較結果に応じて異常検出を行ない
、ＣＰＵ１２に異常を通知する機能を有している。１１
８，，１ １８２ は第１図のＤＡＣ１ ８と同様のＤ
ＡＣであり、メモリイタフェース１７を介してメモリ１
６から読み出され共通に与えられたデジタル出力データ
をアナログデータに変換する。
明を省略する。第２図のアナログ出力装置１１１におい
て、１１５は制御部である。制御部１１５は第１図の制
御部１５とほぼ同等の機能のほかに、後述する比較器１
５０，〜１５０Ｎの比較結果に応じて異常検出を行ない
、ＣＰＵ１２に異常を通知する機能を有している。１１
８，，１ １８２ は第１図のＤＡＣ１ ８と同様のＤ
ＡＣであり、メモリイタフェース１７を介してメモリ１
６から読み出され共通に与えられたデジタル出力データ
をアナログデータに変換する。
１１９，，１１９２ は第１図の分配器１９と同様の分
配器であり、それぞれＤＡＣ１１８，，１ １８２ か
ら変換出力されるアナログデータを制御部１１５の共通
の制御によって分配出力するようになっている。
配器であり、それぞれＤＡＣ１１８，，１ １８２ か
ら変換出力されるアナログデータを制御部１１５の共通
の制御によって分配出力するようになっている。
１３０，．〜１３０，Ｎ，１３２，〜１３０洲はそれぞ
れ分配器１１９，，１１９２からの該当する分配出力の
サンプル・ホールド回路（以下、ＳＨと称する）である
。
れ分配器１１９，，１１９２からの該当する分配出力の
サンプル・ホールド回路（以下、ＳＨと称する）である
。
本実施例において分配器１ １９・，１ １ ９２ は
、対応するＤＡＣＩ １ ８１，１１８２からそれぞれ
与えられるアナログデータが出力点Ｐ，に対するもので
ある場合に該データをＳＨ１３０，．，１３０２，に出
力し、出力点Ｐ２に対するものである場合に該データを
ＳＨ１３０８， １３０２２に出力し、……出力点ＰＮ
に対するものである場合に該データをＳＨ１３０，Ｎ，
１３０２Ｎに出力するようになっている。１４０１〜１
４０Ｎは各出力点Ｐ，〜ＰＮに対応して設けられている
出力回路である。
、対応するＤＡＣＩ １ ８１，１１８２からそれぞれ
与えられるアナログデータが出力点Ｐ，に対するもので
ある場合に該データをＳＨ１３０，．，１３０２，に出
力し、出力点Ｐ２に対するものである場合に該データを
ＳＨ１３０８， １３０２２に出力し、……出力点ＰＮ
に対するものである場合に該データをＳＨ１３０，Ｎ，
１３０２Ｎに出力するようになっている。１４０１〜１
４０Ｎは各出力点Ｐ，〜ＰＮに対応して設けられている
出力回路である。
出力回路１４０，〜１４０Ｎはそれぞれ加算器１４１，
〜１４１Ｎと１／２回路１４２１〜１４２Ｎとからなる
構成を有している。加算器１４１，〜１４１Ｎはそれぞ
れＳＨ１３０，．，１３０ａ〜ＳＨ１３０，Ｎ，１３０
がから出力される２個のアナログデータを加算し、その
加算結果を対応する１／２回路１４２，〜１４２Ｎに出
力する。１／２回路１４２，〜１４２Ｎは入力アナログ
データを１／２にする機能と出力バッファ機能とを有し
、加算器１４１，〜１４１Ｎの加算出力を１／２にして
対応する出力点Ｐ，〜ＰＮに出力する。
〜１４１Ｎと１／２回路１４２１〜１４２Ｎとからなる
構成を有している。加算器１４１，〜１４１Ｎはそれぞ
れＳＨ１３０，．，１３０ａ〜ＳＨ１３０，Ｎ，１３０
がから出力される２個のアナログデータを加算し、その
加算結果を対応する１／２回路１４２，〜１４２Ｎに出
力する。１／２回路１４２，〜１４２Ｎは入力アナログ
データを１／２にする機能と出力バッファ機能とを有し
、加算器１４１，〜１４１Ｎの加算出力を１／２にして
対応する出力点Ｐ，〜ＰＮに出力する。
１５０，〜１５０ＮはそれぞれＳＨ１３０，．，１３０
２，〜ＳＨ１３０，Ｎ， １３０２Ｎから出力される２
個のアナログデータを比較する比較器である。
２，〜ＳＨ１３０，Ｎ， １３０２Ｎから出力される２
個のアナログデータを比較する比較器である。
比較器１５０，〜１５０Ｎは入力される２個のアナログ
データに所定値以上の差があるか否かによって論理“１
”または“０”の２値信号を制御部１１５に出力するよ
うになっている。次に第２図の構成の動作を説明する。
データに所定値以上の差があるか否かによって論理“１
”または“０”の２値信号を制御部１１５に出力するよ
うになっている。次に第２図の構成の動作を説明する。
たとえばいま、制御部１１５によって出力点Ｐ，に対す
るデジタル出力データがメモリ１６から読出され、メモ
リインタフェース１ ７を介してＤＡＣＩ １ ８，，
１１８２に共通に出力されたものとする。ＤＡＣＩ １
８，，１ １ ８２ はこのデジタル出力データをそ
れぞれアナログデータＶ，，Ｖ２に変換し、対応する分
配器１１９，，１１９２に出力する。分配器１１９，１
１９２ はこのアナログデータＶ，，Ｖ２を制御部１１
５の制御のもとにそれぞれＳＨ１３０，．，１３０２，
に出力する。しかして、ＳＨ１３０，．，１３０２，に
サンプル・ホールドされたアナログデータＶ，，Ｖ２は
出力回路１ ４０，の加算器１４１，に入力される。加
算器１４１・はこれらアナログデータＶ，，Ｖ２を加算
し、アナログデータＶ，十Ｖ２を得る。このアナログデ
ータＶ・十Ｖ２は１／２回路１４２，にて１／２にされ
アナログデータ（Ｖ，十Ｖ２）／２として出力される。
いま、ＤＡＣＩ １８，，１ １８２ などのアナログ
出力系の回路が正常であれば、アナログデータＶ，，Ｖ
２は同一値、すなわちＶ，＝Ｖ２＝Ｖ，であり、したが
って出力点Ｐ，に出力されるアナログデータ（Ｖ，十Ｖ
２）／２の値は（Ｖ，十Ｖ２）／２＝ＶＴとなる。すな
わち、アナログ変換して出力点Ｐ，に出力すべきデジタ
ル出力データの正しいアナログ変換値が出力点Ｐ，に出
力される。これに対し、一方のアナログ出力系の回路た
とえばＤＡＣＩ １ ８，が故障となり、アナログデー
タＶ，が真の値の１／２すなわちＶ，＝（１′２）ＶＴ
となったものとすると、出力点Ｐ，に出力されるアナロ
グデータ（Ｖ，十Ｖ２）／２の値は（Ｖ，十Ｖ２）／２
＝（１／２十１）ＶＴ／２＝（３／４）ＶＴとなる。明
らかなように第１図に示される如き従来のアナログ出力
装置では、アナログ変換値が真値の１′２となった場合
、この誤ったアナログ変換値がそのまま出力される。し
かし、本実施例ではたとえば一方の系で買値の１／２と
なっても、上述のように誤ったアナログ変換値がそのま
ま出力されずに、真値の３／４のアナログ出力データに
補正されて出力されるので、従来例にくらべ出力点（外
部プロセス）への悪影響が緩和される。一方、ＳＨ１３
０，．，１３０２，にサンプル・ホールドされたアナロ
グデータＶ，，Ｖ２は比較器１５０，に入力される。
るデジタル出力データがメモリ１６から読出され、メモ
リインタフェース１ ７を介してＤＡＣＩ １ ８，，
１１８２に共通に出力されたものとする。ＤＡＣＩ １
８，，１ １ ８２ はこのデジタル出力データをそ
れぞれアナログデータＶ，，Ｖ２に変換し、対応する分
配器１１９，，１１９２に出力する。分配器１１９，１
１９２ はこのアナログデータＶ，，Ｖ２を制御部１１
５の制御のもとにそれぞれＳＨ１３０，．，１３０２，
に出力する。しかして、ＳＨ１３０，．，１３０２，に
サンプル・ホールドされたアナログデータＶ，，Ｖ２は
出力回路１ ４０，の加算器１４１，に入力される。加
算器１４１・はこれらアナログデータＶ，，Ｖ２を加算
し、アナログデータＶ，十Ｖ２を得る。このアナログデ
ータＶ・十Ｖ２は１／２回路１４２，にて１／２にされ
アナログデータ（Ｖ，十Ｖ２）／２として出力される。
いま、ＤＡＣＩ １８，，１ １８２ などのアナログ
出力系の回路が正常であれば、アナログデータＶ，，Ｖ
２は同一値、すなわちＶ，＝Ｖ２＝Ｖ，であり、したが
って出力点Ｐ，に出力されるアナログデータ（Ｖ，十Ｖ
２）／２の値は（Ｖ，十Ｖ２）／２＝ＶＴとなる。すな
わち、アナログ変換して出力点Ｐ，に出力すべきデジタ
ル出力データの正しいアナログ変換値が出力点Ｐ，に出
力される。これに対し、一方のアナログ出力系の回路た
とえばＤＡＣＩ １ ８，が故障となり、アナログデー
タＶ，が真の値の１／２すなわちＶ，＝（１′２）ＶＴ
となったものとすると、出力点Ｐ，に出力されるアナロ
グデータ（Ｖ，十Ｖ２）／２の値は（Ｖ，十Ｖ２）／２
＝（１／２十１）ＶＴ／２＝（３／４）ＶＴとなる。明
らかなように第１図に示される如き従来のアナログ出力
装置では、アナログ変換値が真値の１′２となった場合
、この誤ったアナログ変換値がそのまま出力される。し
かし、本実施例ではたとえば一方の系で買値の１／２と
なっても、上述のように誤ったアナログ変換値がそのま
ま出力されずに、真値の３／４のアナログ出力データに
補正されて出力されるので、従来例にくらべ出力点（外
部プロセス）への悪影響が緩和される。一方、ＳＨ１３
０，．，１３０２，にサンプル・ホールドされたアナロ
グデータＶ，，Ｖ２は比較器１５０，に入力される。
比較器１５０・はこれらアナログデータＶ，，Ｖ２間に
所定値以上の差があるか否かを比較し、上述のようにア
ナログデータＶ，が真値の１′２となった場合などには
論理“１”の２値信号を制御部１１５に出力する。制御
部１１５は比較器１５０，からの論理“１”の２値信号
によって異常を検出し、入出力パス１３を介してＣＰＵ
１２に割り込みをかけ、アナログ出力系の回路異常を通
知する。これによりＣＰＵ１２は対応する異常処理を行
ない、適当な時期にオペレータに報知し、該当するアナ
ログ出力系の回路点検、交換などを促す。なお、前記実
施例では、ＤＡＣＩ１８，、分配器１１９，ＳＨ１３０
，．〜１３０，Ｎなどのアナログ出力系とＤＡＣＩ１８
２分配器１１９，ＳＨ１３０の〜１３０２Ｎなどのアナ
ログ出力系との２重系構成とした場合について説明した
が、たとえば３重系構成としてもよい。この場合には、
出力回路内に１／２回路に代えて入力値を１／３にして
出力する１／３回路を設ける必要がある。３重系構成の
アナログ出力装置では、上述のように１つのアナログ出
力系に異常が発生し、そのアナログ変換値が真値の１／
２となっても、出力点に出力されるアナログデータは（
１′２十１十１）ＶＴ／３＝（５／６）ＶＴとなり、２
重系構成の場合に〈らべて一層真値に近づく。すなわち
アナログ出力系の故障等の異常による出力値への影響が
著しく減少され、外部プロセスにおける正しい動作が保
証される。明らかなようにアナログ出力系を更に４重系
、５重系・・・・・・とすることは可能であり、どのよ
うな構成とするかは外部プロセス等において要求される
誤差の許容度に応じて決定すればよいことである。以上
詳述したように本発明のアナログ出力装置によれば、ア
ナログ出力系の回路故障が発生してもアナログ出力デー
タ値への影響を極力少なくすることができる。
所定値以上の差があるか否かを比較し、上述のようにア
ナログデータＶ，が真値の１′２となった場合などには
論理“１”の２値信号を制御部１１５に出力する。制御
部１１５は比較器１５０，からの論理“１”の２値信号
によって異常を検出し、入出力パス１３を介してＣＰＵ
１２に割り込みをかけ、アナログ出力系の回路異常を通
知する。これによりＣＰＵ１２は対応する異常処理を行
ない、適当な時期にオペレータに報知し、該当するアナ
ログ出力系の回路点検、交換などを促す。なお、前記実
施例では、ＤＡＣＩ１８，、分配器１１９，ＳＨ１３０
，．〜１３０，Ｎなどのアナログ出力系とＤＡＣＩ１８
２分配器１１９，ＳＨ１３０の〜１３０２Ｎなどのアナ
ログ出力系との２重系構成とした場合について説明した
が、たとえば３重系構成としてもよい。この場合には、
出力回路内に１／２回路に代えて入力値を１／３にして
出力する１／３回路を設ける必要がある。３重系構成の
アナログ出力装置では、上述のように１つのアナログ出
力系に異常が発生し、そのアナログ変換値が真値の１／
２となっても、出力点に出力されるアナログデータは（
１′２十１十１）ＶＴ／３＝（５／６）ＶＴとなり、２
重系構成の場合に〈らべて一層真値に近づく。すなわち
アナログ出力系の故障等の異常による出力値への影響が
著しく減少され、外部プロセスにおける正しい動作が保
証される。明らかなようにアナログ出力系を更に４重系
、５重系・・・・・・とすることは可能であり、どのよ
うな構成とするかは外部プロセス等において要求される
誤差の許容度に応じて決定すればよいことである。以上
詳述したように本発明のアナログ出力装置によれば、ア
ナログ出力系の回路故障が発生してもアナログ出力デー
タ値への影響を極力少なくすることができる。
第１図は従来のアナログ出力装置の構成を示すブロック
図、第２図は本発明のアナログ出力装置の一実施例を示
すブロック図である。 １１，１１１…アナログ出力装置、１２・・・ＣＰＵ、
１５，１１５・・・制御部、１６・・・メモリ、１８，
１１８，，１１８２…デジタル／アナログ変換器（ＤＡ
Ｃ）、１９，１１９，，１ １９２・・・分配器、２１
，〜２０Ｎ，１４０，〜１４０Ｎ出力回路、１４１，〜
１４１Ｎ…加算器、１４２，〜１４２Ｎ・・・１／公団
路。 第１図 図 ぐ、１１ 船
図、第２図は本発明のアナログ出力装置の一実施例を示
すブロック図である。 １１，１１１…アナログ出力装置、１２・・・ＣＰＵ、
１５，１１５・・・制御部、１６・・・メモリ、１８，
１１８，，１１８２…デジタル／アナログ変換器（ＤＡ
Ｃ）、１９，１１９，，１ １９２・・・分配器、２１
，〜２０Ｎ，１４０，〜１４０Ｎ出力回路、１４１，〜
１４１Ｎ…加算器、１４２，〜１４２Ｎ・・・１／公団
路。 第１図 図 ぐ、１１ 船
Claims (1)
- 【特許請求の範囲】 １ 上位装置から与えられる共通のデジタル出力データ
をそれぞれアナログデータに変換するＭ個のデジタル／
アナログ変換器と、Ｎ点の出力点にそれぞれ対応して設
けられ、対応する上記デジタル／アナログ変換器から出
力されるＭ個のアナログデータを加算し、この加算結果
を１／Ｍとして対応出力点に出力するＮ個の出力回路と
、上記Ｍ個のデジタル／アナログ変換器にそれぞれ対応
して設えられ、対応する上記デジタル／アナログ変換器
から変換出力されるアナログデータを、上位装置から共
通に指定されている出力点に対応して設けられている上
記出力回路側に分配出力するＭ個の分配器とを具備する
ことを特徴とするアナログ出力装置。 ２ 上記出力回路に入力されるＭ個のアナログデータと
共通のアナログデータを入力とし、これらＭ個のアナロ
グデータ間に所定値以上の差があるか否かを比較するＮ
個の比較回路を設け、所定値以上の差が生じた場合に上
位装置に異常を通知することを特徴とする特許請求の範
囲第１項記載のアナログ出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9771781A JPS6024507B2 (ja) | 1981-06-24 | 1981-06-24 | アナログ出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9771781A JPS6024507B2 (ja) | 1981-06-24 | 1981-06-24 | アナログ出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57212573A JPS57212573A (en) | 1982-12-27 |
| JPS6024507B2 true JPS6024507B2 (ja) | 1985-06-13 |
Family
ID=14199636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9771781A Expired JPS6024507B2 (ja) | 1981-06-24 | 1981-06-24 | アナログ出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024507B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652869B2 (ja) * | 1989-04-27 | 1994-07-06 | 日本コロムビア株式会社 | デジタル／アナログ変換器 |
-
1981
- 1981-06-24 JP JP9771781A patent/JPS6024507B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57212573A (en) | 1982-12-27 |
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