JPH0653828A - 分周器 - Google Patents
分周器Info
- Publication number
- JPH0653828A JPH0653828A JP4168831A JP16883192A JPH0653828A JP H0653828 A JPH0653828 A JP H0653828A JP 4168831 A JP4168831 A JP 4168831A JP 16883192 A JP16883192 A JP 16883192A JP H0653828 A JPH0653828 A JP H0653828A
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- JP
- Japan
- Prior art keywords
- frequency
- frequency divider
- output
- counter
- synthesizer
- Prior art date
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- Granted
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 高周波多チャンネル無線機等を構成する周波
数シンセサイザに用いる分周器に関するもので、少ない
分周器の段数で高ループ利得を保持したまま高精度の周
波数設定を可能とし、回路規模を大きくすることなくシ
ンセサイザのチャンネル切り替え時間の高速化を可能と
する分周器を実現することを目的とする。 【構成】 カウンタ１０、カウンタ出力信号をクリア信
号とするとともにカウンタ入力信号をクロックとするシ
フトレジスタ１２、シフトレジスタ出力信号とカウンタ
入力信号を入力とする論理積回路１１で分数分周器を構
成し、当該分周器の分母および分子の両係数を同時に制
御することにより、回路規模を大きくすることなくシン
セサイザのチャンネル切り替え時間の高速化を可能とす
る優れた分周器を実現できる。
数シンセサイザに用いる分周器に関するもので、少ない
分周器の段数で高ループ利得を保持したまま高精度の周
波数設定を可能とし、回路規模を大きくすることなくシ
ンセサイザのチャンネル切り替え時間の高速化を可能と
する分周器を実現することを目的とする。 【構成】 カウンタ１０、カウンタ出力信号をクリア信
号とするとともにカウンタ入力信号をクロックとするシ
フトレジスタ１２、シフトレジスタ出力信号とカウンタ
入力信号を入力とする論理積回路１１で分数分周器を構
成し、当該分周器の分母および分子の両係数を同時に制
御することにより、回路規模を大きくすることなくシン
セサイザのチャンネル切り替え時間の高速化を可能とす
る優れた分周器を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、高周波多チャンネル無
線機等を構成する位相同期（ＰＬＬ；フェーズ・ロック
ド・ループ）形の周波数シンセサイザに用いる分周器に
関するものである。
線機等を構成する位相同期（ＰＬＬ；フェーズ・ロック
ド・ループ）形の周波数シンセサイザに用いる分周器に
関するものである。
【０００２】
【従来の技術】周波数シンセサイザは多チャンネル無線
機の重要な構成要素であり、各種無線機器・装置に広く
利用されている。周波数シンセサイザのチャンネル切り
替え時間を短縮するためにはループ利得を高くする、す
なわち分周数を小さく（リファレンス周波数を高く）す
ることが有効である。
機の重要な構成要素であり、各種無線機器・装置に広く
利用されている。周波数シンセサイザのチャンネル切り
替え時間を短縮するためにはループ利得を高くする、す
なわち分周数を小さく（リファレンス周波数を高く）す
ることが有効である。
【０００３】以下、従来の周波数シンセサイザについて
説明する。図３は従来の周波数シンセサイザの構成を示
すものである。図３において、１は制御電圧に応じて発
振周波数が変化する電圧制御発振器、２は高周波出力端
子、３は電圧制御発振器１の出力を分周する第１の分周
器、４は基準信号を発振する基準発振器（通常温度補償
水晶発振器が用いられる）、４ａは基準発振器４の出力
を分周する第２の分周器である。５は第２の分周器４の
出力を分周する分数の分周数を持つ第３の分周器で、２
つの分周器５ａ、５ｂにより形成されている。６は第
１、第３の分周器３、５の出力位相を検出する位相比較
器（通常デジタル形の位相・周波数比較器）、７は位相
比較器６の出力を変換し積分器の駆動信号とするチャー
ジポンプ、８はチャージポンプ７の出力の高域成分を除
去して電圧制御発振器１に帰還する積分器（すなわちル
ープフィルタ）である。これらにより位相同期回路９が
形成される。
説明する。図３は従来の周波数シンセサイザの構成を示
すものである。図３において、１は制御電圧に応じて発
振周波数が変化する電圧制御発振器、２は高周波出力端
子、３は電圧制御発振器１の出力を分周する第１の分周
器、４は基準信号を発振する基準発振器（通常温度補償
水晶発振器が用いられる）、４ａは基準発振器４の出力
を分周する第２の分周器である。５は第２の分周器４の
出力を分周する分数の分周数を持つ第３の分周器で、２
つの分周器５ａ、５ｂにより形成されている。６は第
１、第３の分周器３、５の出力位相を検出する位相比較
器（通常デジタル形の位相・周波数比較器）、７は位相
比較器６の出力を変換し積分器の駆動信号とするチャー
ジポンプ、８はチャージポンプ７の出力の高域成分を除
去して電圧制御発振器１に帰還する積分器（すなわちル
ープフィルタ）である。これらにより位相同期回路９が
形成される。
【０００４】以下、従来の分数の分周数を持つ第３の分
周器５について説明する。図４は、従来の第３の分周器
５を構成する分数分周器５ａの一例を示すものである。
図４において１０はカウンタ、１１は論理積回路であ
る。図５は当該分周器の動作を示すもので、同図（ａ）
はカウンタ１０に入力される基準発振器４の出力信号波
形図、同図（ｂ）はカウンタ１０の出力波形図、同図
（ｃ）は論理積回路１１の出力波形図である。図５から
も明らかなように、基準発振器４の出力とカウンタ１０
の出力を論理積回路１１で合成することにより、基準発
振器４の出力の１周期分のパルスを除去する動作を行
う。
周器５について説明する。図４は、従来の第３の分周器
５を構成する分数分周器５ａの一例を示すものである。
図４において１０はカウンタ、１１は論理積回路であ
る。図５は当該分周器の動作を示すもので、同図（ａ）
はカウンタ１０に入力される基準発振器４の出力信号波
形図、同図（ｂ）はカウンタ１０の出力波形図、同図
（ｃ）は論理積回路１１の出力波形図である。図５から
も明らかなように、基準発振器４の出力とカウンタ１０
の出力を論理積回路１１で合成することにより、基準発
振器４の出力の１周期分のパルスを除去する動作を行
う。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
分数分周器のパルス除去数は１であるため、分数分周器
の段数が少ない場合、出力周波数の精度が悪いという課
題を有していた。一例として、比較周波数を４.５ＭＨ
ｚ程度にする場合について説明する。ここで、第３の分
周器は２段構成、基準発振器の出力周波数は１０ＭＨ
ｚ、第１の分周器の分周数は２００、第２の分周器の分
周数は２とし、所望周波数は９１５ＭＨｚとする。分周
器５ａの分周数（Ｍ１）を１４／１３とし、分周器５ｂ
の分周数（Ｍ２）を６８／６７とすることで、当該第３
の分周器の出力周波数（ｆref）は４.５７４５８ＭＨｚ
となり、外部出力は９１４.９１６０ＭＨｚ、Ｍ２を６９
／６８とすることで、ｆrefは４.５７５５７ＭＨｚとな
り、外部出力は９１５.１１３９ＭＨｚを得る。設定周波
数と外部出力周波数の間に発生するずれは第３の分周器
の段数に依存し、段数を増加することで精度の向上は可
能であるが、回路規模が大きくなる。
分数分周器のパルス除去数は１であるため、分数分周器
の段数が少ない場合、出力周波数の精度が悪いという課
題を有していた。一例として、比較周波数を４.５ＭＨ
ｚ程度にする場合について説明する。ここで、第３の分
周器は２段構成、基準発振器の出力周波数は１０ＭＨ
ｚ、第１の分周器の分周数は２００、第２の分周器の分
周数は２とし、所望周波数は９１５ＭＨｚとする。分周
器５ａの分周数（Ｍ１）を１４／１３とし、分周器５ｂ
の分周数（Ｍ２）を６８／６７とすることで、当該第３
の分周器の出力周波数（ｆref）は４.５７４５８ＭＨｚ
となり、外部出力は９１４.９１６０ＭＨｚ、Ｍ２を６９
／６８とすることで、ｆrefは４.５７５５７ＭＨｚとな
り、外部出力は９１５.１１３９ＭＨｚを得る。設定周波
数と外部出力周波数の間に発生するずれは第３の分周器
の段数に依存し、段数を増加することで精度の向上は可
能であるが、回路規模が大きくなる。
【０００６】本発明は上記従来技術の課題を解決するも
ので、ループ利得は高く保ったまま、第３の分周器の段
数を増加することなく、高精度の外部出力周波数を得る
周波数高速引き込みシンセサイザを実現する分周器を提
供することを目的とする。
ので、ループ利得は高く保ったまま、第３の分周器の段
数を増加することなく、高精度の外部出力周波数を得る
周波数高速引き込みシンセサイザを実現する分周器を提
供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明は、分数の分周数を持つ分周器において、当該
分周器に入力される信号の任意の周期分を除去し、分母
および分子の両係数を制御する構成を有している。
に本発明は、分数の分周数を持つ分周器において、当該
分周器に入力される信号の任意の周期分を除去し、分母
および分子の両係数を制御する構成を有している。
【０００８】
【作用】本発明は上記構成によって、分周数を任意に設
定できるため、少ない分周器の段数で高ループ利得を保
持したまま高精度の周波数設定が可能であり、回路規模
を大きくすることなく、シンセサイザのチャンネル間周
波数切替時間の短縮を実現することができる。
定できるため、少ない分周器の段数で高ループ利得を保
持したまま高精度の周波数設定が可能であり、回路規模
を大きくすることなく、シンセサイザのチャンネル間周
波数切替時間の短縮を実現することができる。
【０００９】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１０】図１は本発明の一実施例における分数の分
周器のブロック結線図である。図１において、カウンタ
１０、論理積回路１１の番号は図３と同一のものなので
説明は省略する。図１において図４の構成と異なる点
は、シフトレジスタ１２を新たに設けた点である。
周器のブロック結線図である。図１において、カウンタ
１０、論理積回路１１の番号は図３と同一のものなので
説明は省略する。図１において図４の構成と異なる点
は、シフトレジスタ１２を新たに設けた点である。
【００１１】以上のように構成された分数分周器の動作
を説明する。本実施例では、シフトレジスタ出力は、ク
ロックの２発目で立ち上がるＱB端子を用いることを想
定する。
を説明する。本実施例では、シフトレジスタ出力は、ク
ロックの２発目で立ち上がるＱB端子を用いることを想
定する。
【００１２】図２は、本実施例の分数の分周器の動作の
要部波形図を示すものである。図２（ａ）に示す基準発
振器の出力（ＴＣＸＯ）はカウンタ１０に入力される。
次に、図２（ｂ）に示すように、、カウンタ１０の出力
（ｆr）毎に、シフトレジスタ１２はクリアされる。シフ
トレジスタ１２の出力（ｆr０）は図２（ｃ）に示すよ
うに、クリア解除後クロック端子に入力される２発目の
信号により立ち上がる。そして、シフトレジスタ１２の
出力（ｆr０）と基準発振器の出力（ＴＣＸＯ）を論理
積回路１１で合成することにより、図２（ｄ）に示す如
く、基準発振器出力の２周期分のパルスを除去すること
ができる。
要部波形図を示すものである。図２（ａ）に示す基準発
振器の出力（ＴＣＸＯ）はカウンタ１０に入力される。
次に、図２（ｂ）に示すように、、カウンタ１０の出力
（ｆr）毎に、シフトレジスタ１２はクリアされる。シフ
トレジスタ１２の出力（ｆr０）は図２（ｃ）に示すよ
うに、クリア解除後クロック端子に入力される２発目の
信号により立ち上がる。そして、シフトレジスタ１２の
出力（ｆr０）と基準発振器の出力（ＴＣＸＯ）を論理
積回路１１で合成することにより、図２（ｄ）に示す如
く、基準発振器出力の２周期分のパルスを除去すること
ができる。
【００１３】なお、上記実施例では２周期分パルスの除
去について説明したが、出力を選択することで１つ以上
任意の数のパルスを除去することが可能である。
去について説明したが、出力を選択することで１つ以上
任意の数のパルスを除去することが可能である。
【００１４】次に、本実施例の構成による出力周波数精
度の向上の効果について説明する。比較は従来例で記述
した条件と同一で行う。なお動作を理解しやすいよう
に、第３の分周器５は２つの分数分周器５ａ、５ｂより
構成されるとし、５ｂにのみ本実施例の構成の分数分周
器を用いるものとする。
度の向上の効果について説明する。比較は従来例で記述
した条件と同一で行う。なお動作を理解しやすいよう
に、第３の分周器５は２つの分数分周器５ａ、５ｂより
構成されるとし、５ｂにのみ本実施例の構成の分数分周
器を用いるものとする。
【００１５】Ｍ１を１４／１３、Ｍ２を１３７／１３５
とすることでｆrefは４.５７５０８ＭＨｚとなり、外部
出力は９１５.０１５６ＭＨｚを得るが、この値は従来
例と比べて大幅に周波数精度が向上している。さらに、
この例では５ｂの分周器にのみ本回路構成を適用した
が、５ａの分周器にも本回路構成を適用することで、よ
り周波数精度の向上を図ることが可能である以上のよう
に本実施例によれば、分数の分周数を持つ分周器におい
て、分周器に入力される信号の任意の周期分を除去し、
分母および分子の両係数を制御することにより分周数を
任意に設定できるため、少ない分周器の段数で高ループ
利得を保持したまま高精度の周波数設定が可能であり、
回路規模を大きくすることなく、シンセサイザのチャン
ネル間周波数切替時間の高速化を実現することができ
る。
とすることでｆrefは４.５７５０８ＭＨｚとなり、外部
出力は９１５.０１５６ＭＨｚを得るが、この値は従来
例と比べて大幅に周波数精度が向上している。さらに、
この例では５ｂの分周器にのみ本回路構成を適用した
が、５ａの分周器にも本回路構成を適用することで、よ
り周波数精度の向上を図ることが可能である以上のよう
に本実施例によれば、分数の分周数を持つ分周器におい
て、分周器に入力される信号の任意の周期分を除去し、
分母および分子の両係数を制御することにより分周数を
任意に設定できるため、少ない分周器の段数で高ループ
利得を保持したまま高精度の周波数設定が可能であり、
回路規模を大きくすることなく、シンセサイザのチャン
ネル間周波数切替時間の高速化を実現することができ
る。
【００１６】なお、第３の分周器５の段数が任意である
とともに、分母および分子の両係数を制御する回路も本
実施例に限定されるものではないことは言うまでもな
い。
とともに、分母および分子の両係数を制御する回路も本
実施例に限定されるものではないことは言うまでもな
い。
【００１７】
【発明の効果】以上のように本発明によれば、多チャン
ネル周波数シンセサイザを構成する分数の分周数を持つ
分周器において、分周器に入力される信号の任意の周期
分を除去し、分母および分子の両係数を制御することに
より、少ない分周器の段数で高ループ利得を保持したま
ま高精度の周波数設定が可能であり、回路規模を大きく
することなく、シンセサイザのチャンネル間周波数切り
替え時間の高速化を可能とする優れた分周器を実現でき
るものである。
ネル周波数シンセサイザを構成する分数の分周数を持つ
分周器において、分周器に入力される信号の任意の周期
分を除去し、分母および分子の両係数を制御することに
より、少ない分周器の段数で高ループ利得を保持したま
ま高精度の周波数設定が可能であり、回路規模を大きく
することなく、シンセサイザのチャンネル間周波数切り
替え時間の高速化を可能とする優れた分周器を実現でき
るものである。
【図１】本発明の一実施例における分周器のブロック結
線図
線図
【図２】同分周器の要部波形図
【図３】従来の周波数シンセサイザのブロック結線図
【図４】周波数シンセサイザの要部である分周器のブロ
ック結線図
ック結線図
【図５】同分周器の要部波形図
１ 電圧制御発振器 ２ 高周波出力端子 ３ 第１の分周器 ４ 基準発振器 ４ａ 第２の分周器 ５ 第３の分周器 ６ の位相比較器 ７ のチャージポンプ ８ ループフィルタ ９ 位相同期回路 １０ カウンタ １１ 論理積回路 １２ シフトレジスタ
Claims (2)
- 【請求項１】 分数の分周数を有し、入力される信号の
任意の周期分を除去し、分母および分子の両係数を制御
することを特徴とした分周器。 - 【請求項２】 基準発振器の出力を入力して当該パルス
数のカウントを行なうカウンタと、前記カウンタのカウ
ント出力信号をクリア信号とするとともに前記基準発振
器の出力をクロックとするシフトレジスタと、前記シフ
トレジスタのカウント出力信号と前記基準発振器の出力
との論理積を取る論理積回路で構成することを特徴とし
た請求項１記載の分周器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168831A JP2543290B2 (ja) | 1992-06-26 | 1992-06-26 | 分周器 |
| DE69314519T DE69314519T2 (de) | 1992-03-11 | 1993-03-02 | Frequenzsynthetisierer |
| EP93301569A EP0560525B1 (en) | 1992-03-11 | 1993-03-02 | Frequency synthesizer |
| US08/025,467 US5332978A (en) | 1992-03-11 | 1993-03-03 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168831A JP2543290B2 (ja) | 1992-06-26 | 1992-06-26 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653828A true JPH0653828A (ja) | 1994-02-25 |
| JP2543290B2 JP2543290B2 (ja) | 1996-10-16 |
Family
ID=15875334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168831A Expired - Fee Related JP2543290B2 (ja) | 1992-03-11 | 1992-06-26 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543290B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2739447A1 (fr) * | 1995-09-29 | 1997-04-04 | Electricite De France | Capteur d'effort pour controler le serrage de pieces assemblees par un goujon |
| KR20000044472A (ko) * | 1998-12-30 | 2000-07-15 | 박태진 | 소수 분주기 회로 |
| US6118312A (en) * | 1998-09-18 | 2000-09-12 | Fujitsu Limited | Clock switch circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55664A (en) * | 1978-06-19 | 1980-01-07 | Toshiba Corp | Frequency synthesizer |
-
1992
- 1992-06-26 JP JP4168831A patent/JP2543290B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55664A (en) * | 1978-06-19 | 1980-01-07 | Toshiba Corp | Frequency synthesizer |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2739447A1 (fr) * | 1995-09-29 | 1997-04-04 | Electricite De France | Capteur d'effort pour controler le serrage de pieces assemblees par un goujon |
| US6118312A (en) * | 1998-09-18 | 2000-09-12 | Fujitsu Limited | Clock switch circuit |
| KR20000044472A (ko) * | 1998-12-30 | 2000-07-15 | 박태진 | 소수 분주기 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2543290B2 (ja) | 1996-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |