JPH065523B2

JPH065523B2 - 多重アクセス装置

Info

Publication number: JPH065523B2
Application number: JP63307966A
Authority: JP
Inventors: デイルク・ヘルマン・ルトガルデイス・コルネリウス・ラベイ; デイデイエル・ルネ・ハスペスラーグ
Original assignee: Alcatel NV
Current assignee: Alcatel Lucent NV
Priority date: 1987-12-07
Filing date: 1988-12-07
Publication date: 1994-01-19
Anticipated expiration: 2009-01-19
Also published as: BE1001383A7; CA1312386C; AU613983B2; EP0320041A3; EP0320041A2; US5068848A; ES2054789T3; ATE103723T1; JPH01169559A; DE3888801D1; DE3888801T2; EP0320041B1; AU2582288A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、複数のステーションがデータの伝達のため結
合される共通データ供給源を含む多重アクセス装置に関
するものである。

［従来の技術］データ供給源が全てのステーションに対して共通である
ので、データがこの供給源へおよび供給源から伝達され
なければならないとき矛盾する状況がステーション間で
発生することは明らかである。

２つのステーションしか存在しない場合、この問題はス
テーションの各々へ個々に結合されるという特徴を有す
る、いわゆる二重アクセスデータ供給源を使用すること
によって解決される。この解決策の欠点は、このような
二重アクセス供給源が高価であるということである。

２つより多くのステーションが共通データ供給源へ結合
されているときにもまた効果的な別の解決策は、データ
の対応する伝送が許容されるような再発的な予め決めら
れたタイムスロットを各ステーションへ割当てることで
ある。この解決策の欠点は、１以上のステーションがそ
れらの割当てられたタイムスロット中でデータの伝送を
要求しないとき、それから費やされる時間が多重アクセ
ス装置を有効に使用しないということである。更に、２
つ以上のステーションは同時には伝言できない欠点もあ
る。

［発明が解決すべき課題］本発明の目的は、比較的簡単で効果的に動作するけれど
も、それにもかかわらずこれらのステーションの少なく
とも１つが予め決められた瞬間にデータを伝送する、即
ち出力または入力しなければならないときでさえ矛盾を
伴わずに共通データ供給源と少なくとも２つのステーシ
ョンとの間のデータの伝送を許容するような多重アクセ
ス装置を提供することである。

［課題解決のための手段］本発明によれば、この目的は、多重アクセス装置が、１
以上のデータバッファ回路と、共通データ供給源と複数
のステーションの第１のステーションを結合する第１の
データ伝送回路と、共通データ供給源とデータバッファ
回路を結合する１以上の第２のデータ伝送回路と、デー
タバッファ回路と複数のステーションの第２のステーシ
ョンを結合し、周期的パルス期間にデータを伝送する１
以上の第３のデータ伝送回路と、共通データ供給源と第
１のステーションとの間のデータの伝送のために第１の
データ伝送回路の使用を要求する第１の要求手段と、共
通データ供給源とデータバッファ回路との間のデータの
伝送のために第２のデータ伝送回路の使用を要求する第
２の要求手段と、第１および第２の要求手段がそれに結
合され、第１および第２要求手段が第１および第２のデ
ータ伝送回路の使用を同時に要求するとき、データが第
２のデータ伝送回路を伝送される前に第１のデータ伝送
回路上のデータの伝送が行われるために、第２の要求手
段の要求に対する第１の要求手段の要求の優先を承認す
る優先回路とを具備し、第２の要求手段が周期的パルス
期間の１つの終了後で次の周期的パルス期間の発生前の
期間にその要求を実行し、第２のデータ伝送回路上のデ
ータの伝送がこの期間中に行われることを特徴とする多
重アクセス装置によって達成される。

［実施例］本発明の上述されたものおよびその他の目的および特徴
は添付図面と関連して得られる実施例の以下の説明を参
照して更に明らかとなり、本発明は最も良く理解される
だろう。第１図に示された多重アクセス装置ＭＡＭは、
更にスイッチング回路網、複数の通信ライン回路および
プロセッサＰＲを含むデジタルテレ通信交換器の一部を
形成する。ＭＡＭは単独データアクセスバスＤＢと、単
独アドレスバスＡＢを経てそれへ結合された関連する制
御回路ＣＣとを具備するランダムアクセスメモリＲ
ＡＭを含む。メモリＲＡＭはラインカード上に取付けら
れた８個の通信ライン回路ＬＣへ送信されるデジタル信
号を蓄積するため使用される。これらの信号はＭＡＭお
よびＬＣと相互接続する入力および出力リンクＳＩおよ
びＳＯ上、およびＭＡＭおよびＰＲと各々相互接続する
バスＤＢＵ上で伝達される。各ラインカードＬＣの８個
のライン回路から入力するおよびそれへ出力する信号は
時分割マルチプレクサ（ＴＤＭ）技術に従って各直列リ
ンクＳＩおよびＳＯ上に伝送される。以下、ライン回路
はＬＣとして示される。

ＭＡＭ内部で、入力リンクＳＩおよび出力リンクＳＯの
対とバスＤＢＵはＲＡＭへ結合され、そのためプロセッ
サＰＲおよび８個のライン回路ＬＣは同じＲＡＭに関連
する。しかしながら、実際プロセッサＰＲは一般に複数
の、例えば３個の、別個のラインカード、即ち８個のラ
イン回路に関連するＲＡＭの各々について共通に設けら
れている。この場合、示されるラッチＬＤ２はデマルチ
プレクサ（図示されていない）および共通アクセスバス
ＤＢを経てこれらのＲＡＭへ結合される。

装置ＭＡＭは４メガビット／秒のビット速度を有するク
ロック信号Ｃ４（第２図、ａ部分）によって制御され、
次の３つの主要な機能を有する。

ＲＡＭ内に蓄積されたデータを、４メガビット／秒の
クロックビット速度で直列出力リンクＳＯを経てライン
回路ＬＣへ向けて出力する。これらのデータは、直列出
力リンクＳＯを流れる信号ＳＯＵＴ（第２図、ｂ部分）
中に含まれ、８個の反復的チャンネルＯＣ０乃至ＯＣ７
から構成され、それらの各チャンネルは８バイトＯＢ０
乃至ＯＢ７に細分され、これらの各バイトは８ビットＯ
ｂ０乃至Ｏｂ７によって構成されている。第２図におい
てｂ部分には第１のチャンネルＯＣ０の第７のバイトＯ
Ｂ６の最後の２ビットＯｂ６，Ｏｂ７と、第１のチャン
ネルＯＣ０の第８のバイトＯＢ７の８ビットＯｂ０乃至
Ｏｂ７と、第２のチャンネルＯＣ１の第１のバイトＯＢ
０の８ビットＯｂ０乃至Ｏｂ７とだけが示されている。

ライン回路ＬＣからデータを、１メガビット／秒のビ
ット速度で直列入力リンクＳＩを経て入力する。これら
のデータは、直列出力リンクＳＩを流れる信号ＳＩＮ
（第２図、ｂ部分）中に含まれ、８個の反復的チャンネ
ルＩＣ０乃至ＩＣ７から構成され、それらの各チャンネ
ルは１バイトによって構成され、これらの各バイトは８
ビットＩｂ０乃至Ｉｂ７によって構成されている。これ
らの各ビットは２つの半分のビットに分割されている。
第１の半分のビットは文字Ａを付加され、第２の半分の
ビットは文字Ｂを付加されて示される。第１の半分のビ
ット、すなわちＩｂ０Ａ乃至Ｉｂ７Ａだけが有効に使用
され、第２の半分のビット、すなわちＩｂ０Ｂ乃至Ｉｂ
７Ｂは使用されない。第２図においてｂ部分には第１の
チャンネルＩＣ０の第７のバットＩｂ６の第２の半分の
ビットと、第１のチャンネルＩＣ０の第８のビットＩｂ
７の第１の半分のビットＩｂ７Ａと第２の半分のビット
Ｉｂ７Ｂと、第２のチャンネルＩＣ１の第１のビットＩ
ｂ０の第１の半分のビットＩｂ０Ａと第２の半分のビッ
トＩｂ₀Ｂだけが示されている。

非同期的な方法で動作するプロセッサＰＲから受信さ
れる指示に従ってＲＡＭからデータを読み出し、ＲＡＭ
へデータを書込み、これらのデータは４メガビット／秒
のビット速度を有する。

データ出力および読み出しが同じ動作であり、これらの
異なるワードがライン回路ＬＣの動作とプロセッサＰＲ
の動作とを識別するため使用されるのみであることが注
目されなければならない。同様のことがワード入力と書
き込みとの間の識別についても言える。

この通信システムにおいて、ＲＡＭからのデータは同期
的にライン回路ＬＣへ出力されなければならず、またこ
れらのライン回路ＬＣからの、およびＲＡＭへ伝送され
るデータは同期的に入力されなければならない。対照的
に、ＲＡＭからプロセッサＰＲへの、およびその逆のデ
ータ伝送（読みだしおよび書き込み動作）は非同期的に
発生しても良い。更にプロセッサＰＲへのおよびそこか
らのＲＡＭの共通アクセスバスＤＢ上のデータ伝送はラ
イン回路ＬＣへのおよびそこからのこのバスＤＢ上のデ
ータ伝送より優先する。これらの様々な状態は以下に記
述された方法で矛盾せずに完全に満たされる。

装置ＭＡＭのランダムアクセスメモリＲＡＭは関連
するデータ入力／出力バッファＩＯＢ、アドレスデコー
ダＡＤＤ、および再生論理回路ＲＬを有し、一方制御回
路ＣＣは、データマルチプレクサＭＤ；アドレスマルチプレクサＭＡ；２つの２方向データラッチＬＤ１およびＬＤ２；２つのデータラッチＬＲおよびＬＷ；並列入力直列出力およびラッチ回路ＰＩＳＯ；直列入力並列出力およびラッチ回路ＳＩＰＯ；３つのアドレスラッチＬＡ１、ＬＡ２およびＬＡ３；制御論理回路ＣＬＣ；および４メガビット／秒シンクロナイザＳＹＮＣを含む。

制御回路ＣＣはプロセッサＰＲへ既に記述された２方向
８ビット並列データバスＤＢＵを経て結合され、ＰＲは
ＣＣへ単一方向８ビット並列アドレスバスＡＢＵおよび
制御ラインＡＬＥ（アドレスラッチイネーブル）、
ＣＳ（チップ選択）、ＲＤ（読み出し）およびＷＲ
（書き込み）を経て結合され、それらのラインには同様
の名称の信号が各々流れる。ＣＣは更に直列出力リンク
ＳＯおよび直列入力リンクＳＩを経てライン回路ＬＣへ
結合され、また上述のスイッチング回路網へ結合され、
それは同じ名称の制御ライン上で、フレーム信号ＦＲ
（第２図、部分ａ）、クロック信号Ｃ４（第２図、部分
ａ）、およびもう１つのクロック信号Ｃ１を受信する。
フレーム信号ＦＲは８キロヘルツの周波数を有し、一方
Ｃ４およびＣ１は各々１および４メガビット／秒のビッ
ト速度を有する。１メガビット／秒クロック信号Ｃ１は
クロック信号Ｃ４から得られ、それと同期されており、
当分野で既知の周波数分割回路において行われるが、そ
の詳細についてはここでは説明されない。

データバスＤＢはデータマルチプレクサＭＤをＲＡＭの
データ入力／出力バッファＩＯＢへ結合し、一方アドレ
スバスＡＢはＣＣのアドレスマルチプレクサＭＡをＲＡ
ＭのアドレスデコーダＡＤＤへ結合する。

プロセッサＰＲのデータバスＤＢＵは２つの２方向デー
タラッチＬＤ１およびＬＤ２のカスケード接続を経てデ
ータマルチプレクサＭＤに接続される。ＭＤは更にデー
タラッチＬＲと並列入力直列出力およびラッチ回路ＰＩ
ＳＯのカスケード接続を経て直列出力リンクＳＯへ接続
され、直列入力リンクＳＩは直列入力並列出力およびラ
ッチ回路ＳＩＰＯとデータラッチＬＷとのカスケード接
続を経てＭＤへ接続される。ＰＩＳＯおよびＳＩＰＯは
各々クロック信号Ｃ４およびＣ１によって制御される。

プロセッサＰＲのアドレスバスＡＢＵはアドレスマルチ
プレクサＭＡへアドレスラッチＬＡ１およびＬＡ２のカ
スケード接続を経て接続される。内部アドレスバスＩＢ
Ａは制御論理回路ＣＬＣをアドレスマルチプレクサＭＡ
へアドレスラッチＬＡ３を経て結合され、ＲＡＭ内から
読み出されるまたはそこへ書き込まれなければならない
ライン回路ＬＣのデータのアドレスを搬送する。

制御信号ＡＬＥ、ＣＳ、ＲＤおよびＷＲは全てプロセッ
サＰＲから４メガビット／秒のシンクロナイザＳＹＮＣ
へ供給され、それはそれらをクロック信号Ｃ４と同期
し、制御信号ＵＰＡ（プロセッサ動作；第２図、ｄおよ
びｅ部分および第３、ｂ，ｃおよびｄ部分）を供給し、
それは制御論理回路ＣＬＣへ分離制御ラインを経て伝送
され、一方その他の制御信号はＳＹＮＣからＣＬＣへ第
２のデータ内部バスＩＢＢを経て供給される。

ラッチＬＤ１，ＬＤ２；ＬＲ；ＬＷ；ＬＡ２およびＬＡ
３は制御論理回路ＣＬＣによって同様の名称の信号を搬
送する各内部制御ラインＤＡ，ＤＳ；ＳＯＡ；ＳＩＡ；
ＡＬＳ；およびＡＬＩを経て制御される。アドレスラッ
チＬＡＩはシンクロナイザＳＹＮＣによって同じ名称の
信号を搬送する内部制御ラインＡＬＡを経て直接制御さ
れ、一方データマルチプレクサＭＤおよびアドレスマル
チプレクサＭＡは制御論理回路ＣＬＣによって同様の名
称の信号を搬送する各内部選択ラインＭＤＳおよびＭＡ
Ｓを経て制御される。また、回路ＰＩＳＯおよびＳＩＰ
Ｏは同様の名称の信号を搬送する各内部制御ラインＳＯ
ＳおよびＳＩＳを経て回路ＣＬＣによって制御される。

第２図のａ乃至ｅ部分を参照することによって、多重ア
クセス装置ＭＡＭの読み出しおよび書き込み動作並びに
データ出力および入力動作はまず以下に別々に説明さ
れ、このような動作では生じる可能性のある干渉につい
ては考慮しない。

１メモリＲＡＭからライン回路ＬＣへのデータの伝送
（データ出力；第２図，ｂ部分）ＲＡＭからライン回路ＬＣへ伝送されるデータバイトＯ
Ｂ０／ＯＢ７はこのメモリＲＡＭにおいて、制御論理回
路ＣＬＣ中に含まれるカウンタＣＴによって与えられる
連続アドレスで蓄積される。各アドレスはＣＬＣからア
ドレスラッチＬＡ３へ内部アドレスバスＩＢＡを経て伝
送される。アドレスラッチＬＡ３を開く信号ＡＬＩの制
御下で、その中に蓄積されたアドレスと、アドレスマル
チプレクサＭＡに対して示す選択信号ＭＡＳを放出する
ので、それをＬＡ３へ接続するバスが選択されなければ
ならず、このアドレスはＲＡＭのアドレスデコーダＡＤ
ＤへアドレスバスＡＢを経て伝送される。

ＣＬＣにより生成された制御信号ＲＭＢ（ＲＡＭ Buz
y）が付勢され、アドレスデコーダＡＤＤでデコードさ
れたアドレスによって示されるＲＡＭ位置に蓄積される
データバイトはデータバスＤＢによってデータマルチプ
レクサＭＤに負荷される。このデータバイトはそれから
選択信号ＭＤＳに従ってデータマルチプレクサＭＤによ
って選択され、制御信号ＳＯＡ（直列出力同期）によっ
て開かれるデータラッチＬＲに伝送されて蓄積される。

２マイクロ秒毎に、即ち制御信号ＳＯＳ（直列出力同
期）の周期的パルスＴ１，Ｔ２，Ｔ３の各々の発生にお
いて、ＬＲ中のデータバイトＯＢ０／ＯＢ７は回路ＰＩ
ＳＯを経て直列出力リンクＳＯ上へ伝送される。実際、
このようなパルスＴ１／Ｔ３はＰＩＳＯ回路を開き、Ｌ
ＲにおいてラッチされたバイトをＰＩＳＯ回路へ伝送
し、そこでこのバイトＯＢ０／ＯＢ７は並列形式から直
列形式へ変換され、直列出力リンクＳＯをオンにする。
制御信号ＳＯＳのパルスが信号Ｃ４およびＦＲと同期さ
れ、出力チャンネルＯＣ０／ＯＣ７の各出力ＯＢ０／Ｏ
Ｂ７の全ての最終ビットＯｂ７を生成されることに留意
されたい。

２ライン回路からメモリＲＡＭへのデータの伝送（デ
ータ入力；第２図、ｂ部分）１メガビット／秒のビット速度で直列入力リンクＳＩ上
に入力するデータまたはチャンネルＩＣ０乃至ＩＣ７の
バイトはまずＳＩＰＯ回路中に蓄積される。全てのバイ
トＩＣ０／ＩＣ７がこのＳＩＰＯ回路に与えられると
き、即ち１６マイクロ秒毎に、パルスＴ４がＣＬＣによ
って生成される。このパルスは制御信号ＳＩＳ（直列入
力同期）の一部を形成する。Ｔ４によって、ＳＩＰＯ回
路が開かれ、ここに蓄積されている入力データのバイト
ＩＣ０／ＩＣ７は並列にデータラッチＬＷへ伝送され、
信号ＳＩＡが付勢されるまでそこに残っている。制御信
号ＳＩＳは信号Ｃ４およびＦＲと同期され、従ってクロ
ック信号Ｃ１と同期され、各入力バイトまたはチャンネ
ルＩＣ０／ＩＣ７の最終ビットＩｂ７、特にその第２の
半分Ｉｂ７Ｂと同時に生成される。上述された出力動作
と同じ方法で、入力データのバトがメモリＲＡＭ中に蓄
積されなければならない位置はまた連続アドレスであ
る。実際、これらアドレスはまたメモリＲＡＭのアドレ
スデコーダへ制御論理回路ＣＬＣに含まれるカウンタＣ
Ｔによって供給される。このアドレスはそれからアドレ
スバスＩＢＡ、アドレスラッチＬＡ３、アドレスマルチ
プレクサＭＡおよびアドレスバスＡＢを経てＡＤＤへ伝
送される。ＲＡＭの他の動作が必要とされないとき、こ
のアドレスは信号ＡＬＩの制御下でＬＡ３から解放さ
れ、選択信号ＭＡＳの制御下でアドレスマルチプレクサ
ＭＡを経てＡＤＤへ伝送される。

ＣＬＣはそれからデータラッチＬＡＷを開く制御信号Ｓ
ＩＡ（直列入力同期）と、データマルチプレクサＭＤに
このラッチＬＡＷへ接続されるバスを選択させる選択信
号ＭＤＳとを供給する。ＬＷでラッチされたデータは、
制御信号ＲＭＢが付勢されると直ぐにアドレスデコーダ
ＡＤＤによって示される位置にそれらが蓄積されるＲＡ
Ｍの入力／出力バッファＩＯＢへ放出される。

３プロセッサＰＲからメモリＲＡＭへのデータの伝送
（データ書き込み；第２図ｄ部分）プロセッサＰＲはメモリＲＡＭへのデータの書き込みお
よびメモリＲＡＭからのデータ読み出しを要求すると
き、それは対応するアドレスＡがアドレスバスＡＢＵ上
で有効であり、データＤがデータバスＤＢＵを経てメモ
リＲＡＭへ書込まれまたはメモリＲＡＭから読み出され
ることを装置ＭＡＭへ示すＡＬＥおよびＣＳ信号を付勢
する。信号ＡＬＡはアドレスバスＡＢＵ上に与えられる
アドレスＡを受信しそこに蓄積するためアドレスラッチ
ＬＡ１を開くようにＳＹＮＣによって付勢される。この
アドレスＡはそれからまたＬＡ１と相互接続されるアド
レスラッチＬＡ２へ直ぐに伝送され蓄積される。

データ書き込み動作の場合において、書き込み信号ＷＲ
（第２図ｄ部分）はプロセッサＰＲによって供給され
る。ＷＲの前縁ｗ１は次の書き込み動作を示し、ＣＬＣ
にデータラッチＬＤ１を開く信号ＤＡ（データ非同期）
を付勢させる。このデータラッチＬＤ１はそれからプロ
セッサＰＲによってデータバスＤＢＵ上に負荷させるデ
ータＤを受信し蓄積させる。信号ＷＲの後縁ｗ２はデー
タＤがデータバスＤＢＵ上にありラッチＬＤ１に蓄積さ
れることを制御回路ＣＣへ示す。この後者のラッチＬＤ
１はそれから制御信号ＤＡを非付勢化する制御論理回路
ＣＬＣによって閉じられる。データＤはそれからまた直
ぐにＬＤ１と相互接続されているデータラッチＬＤ２に
伝送され蓄積される。クロック信号Ｃ４の次の発生で、
制御信号ＤＳ（データ同期）およびＡＬＳはＣＬＣによ
って付勢され、各マルチプレクサＭＤおよびＭＡを制御
する選択信号ＭＤＳおよびＭＡＳはバスＤＢＵおよびＡ
ＢＵを各々選択するようにセットされる。それらが蓄積
されなければならないＲＡＭのデータＤおよびアドレス
Ａはそれから同時にこのメモリＲＡＭへ供給され、ＣＬ
Ｃによって付勢される信号ＲＭＢはアドレスデコーダＡ
ＤＤ上のこの書き込み動作を承認する。第２図のｄ部分
で示された信号ＲＭＢ中の指示ＵＷは、後者がプロセッ
サＰＲの書き込み動作のため付勢されることを意味す
る。この書き込み動作期間中、シンクロナイザＳＹＮＣ
から制御論理回路ＣＬＣへ供給される信号ＵＰＡは第２
図の部分ｄにパルス信号ＵＷによって示されるように付
勢される。この信号ＵＰＡ中のパルス信号ＵＷはプロセ
ッサＰＲの書き込み動作が実行されており、ライン回路
ＬＣのデータ出力または入力は遅延されなければならな
いことを制御論理回路ＣＬＣに知らせる。

４メモリＲＡＭからプロセッサＰＲへのデータの伝送
（データ読み出し；第２図ｅ部分）この動作は上述されたデータ書き込み動作と同様であ
る。これは第２図ｃ部分に示された信号ＡＬＥ，ＣＳ，
ＡＬＡおよびＡＢＵがまたここで考慮されることを意味
する。

第２図ｅ部分を参照すると、読み出し信号ＲＤはプロセ
ッサＰＲによって制御回路ＣＣへ供給される。ＲＤの前
縁ｒ１は次の読み出し動作を示し、ＣＬＣにデータラッ
チＬＤ１を開く信号ＤＡを付勢させる。このデータラッ
チＬＤ１はこの読み出し動作の終了まで開き続ける。ク
ロック信号Ｃ４の次の発生において、制御信号ＤＳおよ
びＡＬＳはＣＬＣによってラッチＬＤ２およびＬＡ２を
各々開くように付勢され、選択信号ＭＤＳおよびＭＡＳ
はバスＤＢＵおよびＡＢＵを各々選択するようにセット
される。同時に、信号ＵＰＡおよびＲＭＢもまた付勢さ
れ、第２図におけるＵＲはこれらの信号プロセッサＰＲ
の読み出し動作のため付勢されることを示す。ＡＤＤへ
与えられ、制御信号ＲＭＢによって承認される読み出し
アドレスはそのアドレスでメモリＲＡＭ中に蓄積された
データをデータバスＤＢＵへ伝送させる。データラッチ
ＬＤ２およびＬＤ１が開かれるので、データはプロセッ
サＰＲへ直ぐに伝送される。信号ＤＳ、ＡＬＳ、ＵＰＡ
およびＲＭＢはそれから消勢され、プロセッサＰＲは信
号ＲＤが消勢することによってこの読み出し動作を認
め、信号ＲＤの後縁r2は制御信号ＤＡをＣＬＣによる切
換で消勢させる。

装置ＭＡＭへの同時アクセスの３つの例が第３図のｂ，
ｃおよびｄ部分において各々示される。これらの例にお
いて示される信号は上述の信号Ｃ４、ＳＯＳおよびＳＩ
Ｓ、および第２図ａおよびｂのパルスＴ１，Ｔ２，Ｔ３
およびＴ４を参照し、第３図ａ部分において再生され
る。

第１の例（第３図ｂ部分）において、信号ＵＰＡはプロ
セッサＰＲによって要求される動作がないことを意味す
るように永続的に消勢される。信号ＳＯＡはパルスｔ２
およびｔ３に対応するパルス期間で付勢され、それは信
号ＳＯＳの各パルスＴ２およびＴ３の前でクロック信号
Ｃ４が論理レベル０以下であるとき、４つのクロックサ
イクルを生じる。４つのクロックサイクルのこの遅延
は、プロセッサＰＲがメモリＲＡＭへの書込みまたは読
み出しアクセスを要求すべき場合に必要とされる。実
際、プロセッサＰＲはメモリＲＡＭに対する最優先アク
セスを有するので、それが要求する動作は最初に実行さ
れ、データラッチＬＲのデータの伝送は遅延されなけれ
ばならない。

信号ＳＯＡの付勢におけるこの遅延はプロセッサＰＲの
各動作のための１つのクロックサイクルである。ライン
回路ＬＣへ出力するデータが信号ＳＯＳのパルスＴ２，
Ｔ３の次の発生の前にデータラッチＬＲ中に蓄積されな
ければならないことを考慮して、またプロセッサＰＲが
実施できる連続動作の最大数、即ち信号ＳＯＡの付勢が
遅延され得る最大数を考慮することによって、信号ＳＯ
ＡおよびＳＯＳの付勢間の４クロックサイクルの遅延が
実際には十分であることが見出だされた。

上述のように、信号ＳＯＡのパルスｔ２およびｔ３は、
データラッチＬＲが開くこと、および直列出力リンクＳ
Ｏを経てライン回路ＬＣへ出力されるデータがそこに負
荷されることを示す。この場合、信号ＳＯＡおよびＳＯ
（直列出力）によって示された同時に付勢される信号Ｒ
ＭＢはプロセッサＰＲによって要求される動作がないの
で遅延される必要はない。出力データは従って信号ＳＯ
ＡおよびＲＭＢの消勢でデータラッチＬＲ中に存在し、
信号ＳＯＳの次の発生で、即ちこのＰＩＳＯ回路を開く
パルスＴ２，Ｔ３の期間にＰＩＳＯ回路へ伝送できる。

パルスｔ２の前、即ちクロック信号Ｃ４が論理レベル１
であるときにＳＯ動作は２分の１クロックサイクルを開
始し、信号ＲＭＢは全クロックサイクル中付勢されたま
まである。

信号ＳＩＡはパルスｔ４に対応するパルス期間に付勢さ
れてデータラッチＬＷ中に存在するデータをＲＡＭへ伝
送する。信号ＳＩＳのパルスＴ４の期間中、即ちＳＩＰ
Ｏ回路が開かれているとき、これらのデータはＬＷ中に
予め負荷されている。入力周波数ＳＩＳ（１メガビット
／秒）が出力周波数ＳＯＳ（４メガビット／秒）より低
いので、信号ＳＩＳのパルスＴ４後でクロック信号Ｃ４
が高いとき発生しなければならない信号ＳＩＡのパルス
ｔ４は、信号ＳＯＳのパルスＴ３の前でクロック信号Ｃ
４が低いとき発生しなければならない信号ＳＯＡのパル
スＴ３より低い優先度を有する。それ故、パルスｔ４は
ＳＩ（直列入力）によって示された信号ＲＭＢの対応す
る付勢と共にパルスｔ３後を除いて可能な限りパルスｔ
４のすぐ後に発生する。この例において、パルスｔ３お
よびｔ４はプロセッサＰＲによって要求される動作がな
いので遅延されず、信号ＲＭＢは従ってパルスｔ３の２
分の１クロックサイクル前に付勢され、ライン回路ＬＣ
の連続動作ＳＯおよびＳＩに各々対応する２つの連続す
るクロックサイクルの間付勢されたままである。

第２の例において（第３図ｃ部分）、ライン回路ＬＣの
上述のデータ出力ＳＯおよび入力ＳＩ動作に加えて、プ
ロセッサＰＲはパルス期間o1で読み出し動作ＵＲを要求
し、パルス期間i1で書き込み動作ＵＷを要求する。プロ
セッサＰＲのこれらの読み出しＵＲおよび書き込みＵＷ
動作は共に全クロックサイクルの間信号ＵＰＡの付勢に
対応し、クロック信号Ｃ４が高いときスタートする。

この例において、パルス期間o1は信号ＳＯＡのパルスｔ
２の1.5クロックサイクル前に発生し、パルス期間i1は
信号ＳＯＡのパルスｔ３の直後で信号ＳＩＡのパルスｔ
４と同時に発生する。信号ＲＭＢにおいてＵＲで示され
るように、プロセッサＰＲの読み出し動作ＵＲはパルス
期間o1で直ぐに実行され、第１の例において説明された
ライン回路ＬＣのデータ出力動作ＳＯがそれに後続し、
先行動作ＵＲは動作ＳＯが通常にスタートしたとき終了
されるので遅延されない。要するに、信号ＲＭＢは動作
ＵＲおよびＳＯの各々に対応する２つの連続するクロッ
クサイクルの間パルス期間o1から連続して付勢される。

また、パルスｔ３に対応する第２のデータ出力動作ＳＯ
は、それがパルス期間i1でスタートするプロセッサＰＲ
の後続する書き込み動作ＵＷを妨害しないので遅延され
ない。しかしながら、プロセッサＰＲの動作は最優先で
あるので、信号ＳＩＡのパルスｔ４によって同時に要求
されるライン回路ＬＣのデータ入力動作ＳＩは遅延さ
れ、プロセッサＰＲの書き込み動作ＵＷの終了後可能な
限り直ぐに処理されなければならない。この場合、信号
ＳＩＡの付勢は１クロックサイクル遅延され、そのため
ライン回路ＬＣのデータ入力動作ＳＩがパルスｔ４の１
クロックサイクル後に出現するパルスｔ′４に対応した
パルス期間に発生する。信号ＲＭＢは従って各動作Ｓ
Ｏ，ＵＷおよびＳＩに対応する３つのクロックサイクル
の間連続して付勢される。信号ＳＩＳの次の付勢はかな
り後に発生するので、信号ＳＩＡのパルスｔ４の１クロ
ックサイクルの上記遅延は装置ＭＡＭの正常動作に影響
しない。

第３の、最後の例（第３図ｄ部分）において、第１の例
において説明されたデータ出力ＳＯおよび入力ＳＩ動作
に加えて、プロセッサＰＲは読み出し動作ＵＲが直接後
続している書き込み動作ＵＷの２倍の動作時間を要求す
る。第１の書き込み動作ＵＷは信号ＳＯＡのパルスｔ２
の２分の１クロックサイクル前に生じるパルス期間i2で
スタートし、一方第１の読み出し動作ＵＲはパルス期間
o2の１クロックサイクル後でスタートする。プロセッサ
ＰＲの動作に割当てられる優先度のため、パルスｔ２の
２分の１クロックサイクル前に通常スタートするデータ
出力動作ＳＯは、プロセッサＰＲの動作ＵＷおよびＵＲ
が終了されるまで遅延される。この場合、遅延は従って
２クロックサイクルであり、動作ＳＯに対応する信号Ｓ
ＯＡのパルスｔ２はｔ′２になる。信号ＲＭＢは連続動
作ＵＷ、ＵＲおよびＳＯに対応る３つの連続クロックサ
イクルにわたってパルス期間i2から付勢される。２クロ
ックサイクル遅延されるけれども動作ＳＯがＳＯＳのパ
ルスＴ２より前に終了され、そのため出力のデータはこ
のパルスＴ２でデータラッチＬＲに与えられることが注
目される。ライン回路ＬＣへのデータ出力動作ＳＯは従
ってプロセッサＰＲの先行動作ＵＷおよびＵＲによって
妨げられることはない。

プロセッサＰＲの第２の書き込み動作ＵＷは信号ＳＯＡ
のパルスｔ３の２分の１サイクル前に生じるパルス期間
i3でスタートし、第２の読み出し動作ＵＲはi3の１クロ
ックサイクル後に発生し信号ＳＩＡのパルスｔ４に対応
するパルス期間o3にスタートする。上述された理由のた
め、動作ＳＯおよびＳＩは２クロックサイクル遅延さ
れ、信号ＳＯＡおよびＳＩＡのパルスｔ′３およびｔ″
４に対応するパルス期間に各々発生する。この場合、信
号ＲＭＢは連続動作ＵＷ、ＵＲ、ＳＯおよびＳＩに対応
する４つの連続クロックサイクルにわたってパルス期間
i3から付勢される。

これら３つの例において上記され説明されたように、最
高の優先度はプロセッサＰＲの書き込みＵＷまたは読み
出しＵＲ動作に対して常に承認され、後続するＲＡＭと
ライン回路ＬＣとの間のデータ伝送に関する各要求に対
する優先度は例えばパルス繰返し周波数の高い順序で、
ライン回路ＬＣの出力動作ＳＯ、データ入力動作ＳＩの
順序で順次承認される。

上述の優先度を考慮することによって信号ＯＡおよびＳ
ＩＡのパルスを発生できる信号発生器ＳＧは第１図の制
御論理回路ＣＬＣ中に含まれ、第４図に概略的に表わさ
れている。既に述べられたように、ＲＡＭからライン回
路ＬＣへデータを伝送するため、ＲＡＭから入力するデ
ータをそこに蓄積するようにデータラッチＬＲを開く信
号ＳＯＡは、回路ＰＩＳＯを開き、先にＬＲ内に蓄積さ
れたデータが回路ＰＩＳＯを経てこれらのライン回路Ｌ
Ｃへ伝送されることを許可する対応する信号ＳＯＳの前
に付勢されなければならない。それ故、データ出力要求
信号ＯＲＱは、クロック信号Ｃ４およびフレーム信号Ｆ
Ｒと関連する制御論理回路ＣＬＣ内で、信号ＳＯＳの先
行パルスＴ１／Ｔ２／Ｔ３の関数で生成される。同様
に、ＣＬＣはデータラッチＬＷを開くため信号ＳＩＡを
付勢すべきデータ入力要求信号ＩＲＱを発生する。また
上述のように、この信号ＩＲＱは回路ＳＩＰＯを開く信
号ＳＩＳのパルスＴ４の後に発生しなければならない。

要するに、第５図に示された制御論理回路ＣＬＣによっ
て付勢される信号ＯＲＱのパルスＱ１およびＱ２は、信
号ＳＯＳの各パルスＴ２およびＴ３（第５図には示され
ていない）の５クロックサイクル前に発生する。パルス
Ｑ１およびＱ２はクロック信号Ｃ４の低レベル状態に対
応する。他方で、第５図に示されＣＬＣによって付勢さ
れる信号ＩＲＱのパルスＱ３は、信号ＳＩＳのパルスＴ
４の５クロックサイクル後でクロック信号Ｃ４が低いと
き発生する。この方法において上述された信号ＳＯＳお
よびＳＩＳのビット速度に従って、パルスＱ３はパルス
Ｑ２の１クロックサイクル後に発生する。これら２つの
パルスは互いに妨害せず、上述された優先度が尊重され
る。信号ＯＲＱおよびＩＲＱはＣＬＣによって第４図に
示された信号発生器ＳＧへ供給され、第５図に示された
信号に従って以下に説明され、ＳＧの各同じ名称の端子
上に現われる。

信号発生器ＳＧは同じ名称のデータ出力要求信号が供給
され、示されるように相互結合された２つの論理ＮＯＲ
ゲートＮＯ１およびＮＯ２によって構成されたＲＳフリ
ップフロップの“セット”入力へ接続される第１の入力
端子ＯＲＱを有する。このＲＳフリップフロップＮＯ１
／ＮＯ２の出力ＩＮＡ１はＮＡＮＤゲートＮＡ１の第１
の入力へ接続され、一方信号ＵＰＡはインバータＩＮ１
を経てこのゲートＮＡ１の第２の入力▲▼へ結合
されるＳＧの同じ名称の入力端子へ供給される。ゲート
ＮＡ１の出力ＯＮＡ１は５個のインバータＩＮ２、ＩＮ
３、ＩＮ４、ＩＮ５およびＩＮ６の直列接続を経て上記
ＲＳフリップフロップＮＯ１／ＮＯ２の“リセット”入
力Ｒ１へ結合される。インバータＩＮ３の出力ＩＩＮ７
は更にインバータＩＮ７を経てＡＮＤゲートＡＮ１の第
１の入力へ接続され、一方クロック信号Ｃ４の反転信号
▲▼はこのゲートＡＮ１の第２の入力へ供給され、
それはその出力へ接続される出力端子ＳＯＡでデータラ
ッチＬＲを制御する信号ＳＯＡを供給する。

インバータＩＮ３、ＩＮ４およびＩＮ５は各信号Ｃ４、
▲▼およびＣ４によって制御される。これはこれら
のインバータの入力での信号が、対応する制御信号（Ｃ
４，▲▼）が高いときその出力で出現し反転される
ことを意味する。それから、出力信号はこの制御信号が
低い限り変えられないままであり、この制御信号が再び
高くなるときのみ修正され得る。

信号発生器ＳＧは第２の入力端子ＩＲＱを有しており、
それは同じ名称のデータ入力要求信号が供給され、図示
されるように相互結合されるＮＯＲゲートＮＯ３および
ＮＯ４を含む第２のＲＳフリップフロップの“セット”
入力へ接続される。この第２のＲＳフリップフロップＮ
Ｏ３／ＮＯ４の出力ＩＮＡ２は第２のＮＡＮＤゲートＮ
Ａ２の第１の入力へ接続され、それは第２および第３の
入力として信号▲▼およびＩＩＮ７が各々供給さ
れる。ゲートＮＡ２の出力ＯＮＡ２は第２のＲＳフリッ
プフロップＮＯ３／ＮＯ４の“リセット”入力Ｒ２の５
個のインバータＩＮ８、ＩＮ９、ＩＮ10、ＩＮ11および
ＩＮ12の直列接続を経て結合される。ＩＮ３、ＩＮ４お
よびＩＮ５に関するかぎりでは、インバータＩＮ９、Ｉ
Ｎ10およびＩＮ11が各信号Ｃ４、Ｃ４およびＣ４によっ
て制御される。インバータＩＮ９の出力ＩＩＮ13は更に
第２のＡＮＤゲートＡＮ２の第１の入力へインバータＩ
Ｎ13を経て接続され、一方クロック信号Ｃ４はこのゲー
トＡＮ２の第２の入力へ供給される。ゲートＡＮ２の出
力はデータラッチＬＷを制御する信号ＳＩＡを出力する
出力端子ＳＩＡへ接続される。

上述されたクロック信号Ｃ４およびその反転信号▲
▼は第５図に示され、パルスＴ２／Ｔ４の位置は第２図
および第３図を参照してこの信号中に示される。第５図
において、また信号ＵＰＡが示され、例として、書き込
み動作ＵＷはパルスＴ２／Ｔ４の４クロックサイクル後
でクロック信号Ｃ４が高いとき生じるパルス期間i4にお
いてプロセッサＰＲによって要求される。

パルスＱ１は通常、以下に説明されるように、信号ＳＯ
Ａが、信号ＳＯＳの対応するパルスＴ２の４クロックサ
イクル前でクロック信号Ｃ４が低いとき生じるパルスｔ
２によって表わされる時点で付勢する。

信号発生器ＳＧが停止しているとき、ＲＳフリップフロ
ップＮＯ１／ＮＯ２およびＮＯ３／ＮＯ４の出力は論理
レベル０であり、即ちそのときそれらの各“セット”入
力ＯＲＱおよびＩＲＱへ供給される信号はない。これら
のフリップフロップの出力は、それらの“セット”入力
での信号が高いとき論理レベル１になり、それらの“リ
セット”入力へ供給される信号が低いかぎりその状態に
維持される。

信号ＵＰＡはパルスＱ１の間低く、その反転信号ＵＰＡ
は高く、信号ＯＲＱの付勢において、ゲートＮＡ１の２
つの入力は従って高く、そのため先に高かった出力信号
ＯＮＡ１が低くなる。Ｒ１がまだ低いので、信号ＡＩＮ
Ａ１および従ってＯＮＡ１もまたＯＲＱの消勢後、即ち
パルスＱ１後も高いままである。結果として先に高かっ
た信号ＩＩＮ７は論理レベル１になるクロック信号Ｃ４
によって低くなり、Ｃ４が論理レベル０へ戻るとき低い
ままである。データ出力信号ＳＯＡのパルスｔ２は要求
されるパルス期間、即ちパルスＴ２の４クロックサイク
ル前に生成される。パルスＱ１の１クロックサイクル後
で、論理レベル１はフリップフロップＮＯ１／ＮＯ２の
入力Ｒ１に現われる。信号ＩＮＡ１はそれから低くな
り、▲▼がまだ高いので、ＮＡ１の出力ＯＮＡ１
は再び高くなる。また信号ＩＩＮ７は高くなるようにリ
セットされ、信号発生器ＳＧは再びそのリセット状態に
ある。

信号ＯＲＱの次の付勢において、即ちパルスＱ２におい
て、ＩＮＡ１は高くなりＯＮＡ１は低くなる。そのパル
ス期間において、ＩＩＮ７はクロック信号Ｃ４が低いの
で高いままである。パルスＱ２後に信号ＵＰＡの付勢Ｕ
Ｗのため、信号ＯＮＡ１は高くなる。結果として、信号
ＩＩＮ７は高いままであり、信号ＳＯＡは期待されるよ
うにパルスの発生において付勢されはしない。

信号ＵＰＡが低レベルへ戻るとき、論理レベル１が端子
Ｒ１へ供給されなかったのでＩＮＡ１はまだ高い。ＯＡ
Ｎ１がそれから低くなり、Ｃ４が高いので、ＩＩＮ７は
２クロックサイクルにわたって低くなる。信号ＳＯＡの
パルスｔ″３は従ってこの信号の予期されるパルスｔ３
の１クロックサイクル後に現われる。要求されるよう
に、プロセッサＰＲの動作ＵＷは従ってライン回路ＬＣ
へのデータ出力動作前に実行される。

信号ＩＲＱのパルスＱ３は信号ＩＮＡ２が高くなるよう
にし、論理レベル１がフリップフロップＮＯ３／ＮＯ４
の端子Ｒ２へ供給されるまでその状態にとどまるように
する。そのとき低い信号▲▼のため、信号ＯＮＡ
２は高いままであり、同じことが信号ＩＩＮ13について
真である。パルスＱ３後に、▲▼は高くなるがＩ
ＩＮ７は低くなり、そのためＯＮＡ２および従ってＩＩ
Ｎ13もまた高いままであり、信号ＳＩＡはパルスｔ４に
対応する予期されるパルス期間に付勢されることはでき
ない。パルスＱ３後のクロックサイクルで、信号ＩＩＮ
７、▲▼およびＩＮＡ２の３つ全てが論理レベル
１であり、そのため信号ＯＮＡ２はそれから低くなる。
クロック信号Ｃ４がそのとき高いので、信号ＩＩＮ13は
低くなり、１クロックサイクル中その状態にとどまる。
同時に、信号ＳＩＡは２分の１サイクルの間付勢され
る。これは信号ＳＩＡの予期されるパルスｔ４の１クロ
ックサイクル後に現われるパルスｔ′４を発生する。上
述のように、１クロックサイクルのこの遅延はプロセッ
サＰＲの動作ＵＷのためである。各信号ＵＰＡ、ＳＯＡ
およびＳＩＡのパルスＵＷ、ｔ″３およびＴ′４の連続
のため、装置ＭＡＭの動作の優先度が尊重される。

信号ＩＲＱのパルスＱ３の２クロックサイクル後で、論
理レベル１はその出力信号ＩＮＡ２がそれから論理レベ
ル０へリセットされるフリップフロップＮＯ３／ＮＯ４
の端子Ｒ２上に出現する。信号発生器ＳＧはそれからそ
の休止状態へ戻される。

本発明の原理が特定の装置と関連して上述されたけれど
も、この記述は単に例示としてのみなされているもので
あり、本発明の技術的範囲を制限するものではないこと
が明らかに理解されるべきである。

【図面の簡単な説明】

第１図は、本発明に従って、制御回路ＣＣと関連するラ
ンダムアクセスメモリＲＡＭを含む多重アクセス装
置のブロック図を示す。第２図および第３図は第１図の制御回路ＣＣの制御論理
回路ＣＬＣにおいて使用された信号を示す。第４図はＣＬＣに含まれる信号発生器ＳＧの概略図であ
る。第５図は第４図の信号発生器ＳＧにおいて使用される信
号を示す。ＭＡＭ…多重アクセス装置、ＲＡＭ…ランダムアクセ
スメモリ、ＰＲ…プロセッサ、ＤＢ…データアドレス
バス、ＡＢ…アドレスバス、ＣＣ…制御回路、ＬＣ…ラ
イン回路、ＳＩ…入力リンク、ＳＯ…出力リンク、ＭＤ
…データマルチプレクサ、ＭＡ…アドレスマルチプレク
サ、ＬＤ…データラッチ、ＰＩＳＯ…並列入力直列出力
およびラッチ回路、ＳＩＰＯ…直列入力並列出力および
ラッチ回路、ＬＡ…アドレスラッチ、ＣＬＣ…制御論理
回路、ＳＹＮＣ…シンクロナイザ。

Claims

【特許請求の範囲】

【請求項１】複数ステーションがデータの伝送のため結
合される共通データ供給源を含む多重アクセス装置にお
いて、１以上のデータバッファ回路と、前記共通データ供給源と前記複数のステーションの第１
のステーションを結合する第１のデータ伝送回路と、前記共通データ供給源と前記データバッファ回路を結合
する１以上の第２のデータ伝送回路と、前記データバッファ回路と前記複数のステーションの第
２のステーションを結合し、周期的パルス期間にデータ
を伝送する１以上の第３のデータ伝送回路と、前記共通データ供給源と前記第１のステーションとの間
のデータの伝送のために前記第１のデータ伝送回路の使
用を要求する第１の要求手段と、前記共通データ供給源と前記データバッファ回路との間
のデータの伝送のために前記第２のデータ伝送回路の使
用を要求する第２の要求手段と、前記第１および第２の要求手段に結合され、前記第１お
よび第２の要求手段がそれぞれ前記第１および第２のデ
ータ伝送回路の使用を同時に要求するとき、データが第
２のデータ伝送回路を伝送される前に第１のデータ伝送
回路上のデータの伝送が行われるために、前記第２の要
求手段の要求に対する前記第１の要求手段の要求の優先
を承認する優先回路とを具備し、前記第２の要求手段は前記周期的パルス期間の１つの終
了後で次の周期的パルス期間の発生前の期間にその要求
を実行し、前記第２のデータ伝送回路上のデータの伝送
がこの期間中に行われることを特徴とする多重アクセス
装置。
【請求項２】前記共通データ供給源が複数の前記第２の
ステーションへ同じ数の複数の前記第２のデータ伝送回
路、同じ数の複数の前記データバッファ回路および同じ
数の複数の前記第３のデータ伝送回路を経て結合され、
複数のセットの第１の周期的パルス期間が存在し、前記
第２の要求手段がこのセットの対応したものに関連して
発生される第２の周期的パルス期間に前記第２のデータ
伝送回路の各々の使用を要求できることを特徴とする請
求項１記載の多重アクセス装置。
【請求項３】前記複数のセットの第１の周期的パルス期
間のパルス繰返し周波数は一定であるが各セットによっ
て異なり、前記第２のデータ伝送回路では異なったパル
ス繰返し周波数で伝送されることを特徴とする請求項２
記載の多重アクセス装置。
【請求項４】前記優先回路が前記第１の要求手段の要求
に対して最優先度を承認し、後続する前記第２の要求手
段の要求に対する優先度は、データが第２のデータ伝送
回路上を伝送される各周期的パルス期間の前記パルス繰
返し周波数の高い順に与えられることを特徴とする請求
項３記載の多重アクセス装置。
【請求項５】前記第１の要求手段の要求がランダムなパ
ルス期間に発生し、一方前記第２の要求手段の要求が前
記第２のデータ伝送回路の前記周期的パルス期間の前記
一定のパルス繰返し周波数と同じ一定のパルス繰返し周
波数を有する第２の周期的パルス期間に発生することを
特徴とする請求項３記載の多重アクセス装置。
【請求項６】前記第１および第２のデータ伝送回路がマ
ルチプレクサ手段および共通データアクセス手段を経て
前記共通データ供給源に結合されていることを特徴とす
る請求項１または２記載の多重アクセス装置。
【請求項７】前記共通データ供給源へ前記第１のデータ
伝送回路上を伝送されたデータの位置のアドレスを供給
するための第１のアドレス生成手段と、前記共通データ供給源へ前記第２のデータ伝送回路上を
伝送されたデータの位置のアドレスを供給するための複
数の第２のアドレス生成手段と、アドレスバッファ回路と、前記第１のアドレス生成手段と前記共通データ供給源を
結合する第１のアドレス伝送回路と、前記複数の第２のアドレス生成手段と前記アドレスバッ
ファ回路とを結合する第２のアドレス伝送回路と、前記アドレスバッファ回路と共通データ供給源とを結合
する第３のアドレス伝送回路とを具備し、前記第１乃至第３のアドレス伝送回路が前記第１のまた
は第２のデータ伝送回路と同時に使用されることを特徴
とする請求項２記載の多重アクセス装置。
【請求項８】前記複数の第２のアドレス生成手段の１つ
によって与えられたアドレスが、前記第２のデータ伝送
回路の１つに対応する前記第１の周期的パルス期間の１
つの発生後で次の周期的パルス期間の発生前に前記アド
レスバッファ回路内に蓄積されることを特徴とする請求
項２記載の多重アクセス装置。
【請求項９】前記第２のデータ伝送回路の１つを経て伝
送されたデータが連続アドレスを有する位置で前記共通
データ供給源に位置され、前記アドレス生成手段の対応
するものが前記第２および第３のアドレス伝送回路を経
て前記共通データ供給源へこれらのデータの次の連続ア
ドレスを供給するカウンタを含むことを特徴とする請求
項７記載の多重アクセス装置。
【請求項１０】前記複数の第２のデータ伝送回路は第２
のデータ伝送回路の第１と第２のものを含み、前記複数
のデータバッファ回路は第１と第２のデータバッファ回
路を含み、前記第３のデータ伝送回路は前記第３のデー
タ伝送回路の第１と第２のものを含み、第２のデータ伝
送回路の第１のもの、第１のデータバッファ回路および
第３のデータ伝送回路の第１のものは前記共通データ供
給源から前記第２のステーションへのデータの伝送のた
めに使用され、前記第２のデータ伝送回路の第２のも
の、前記第２のデータバッファ回路および前記第３のデ
ータ伝送回路の第２のものが前記第２のステーションか
ら前記共通データ供給源への伝送のために使用されるこ
とを特徴とする請求項２記載の多重アクセス装置。
【請求項１１】前記共通データ供給源がランダムアクセ
スメモリによって構成されていることを特徴とする請求
項１記載の多重アクセス装置。