JPH065709B2 - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPH065709B2 JPH065709B2 JP60170704A JP17070485A JPH065709B2 JP H065709 B2 JPH065709 B2 JP H065709B2 JP 60170704 A JP60170704 A JP 60170704A JP 17070485 A JP17070485 A JP 17070485A JP H065709 B2 JPH065709 B2 JP H065709B2
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- Japan
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- well region
- mos transistor
- channel mos
- channel
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Links
- 238000002955 isolation Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 239000000872 buffer Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳ集積回路に関し、特に耐ラッチアップ
性を有するＣＭＯＳ集積回路に関する。
性を有するＣＭＯＳ集積回路に関する。
従来、ＣＭＯＳ集積回路においては、外部雑音によりラ
ッチアップの発生が問題となっており、I/Oバッファー
の設計には特別の注意が払われていた。
ッチアップの発生が問題となっており、I/Oバッファー
の設計には特別の注意が払われていた。
ラッチアップ対策の一例としては、Ｐチヤネルトランジ
スタとＮチヤネルトランジスタの間隔を離す事が一般に
行われており、それに加えて基板の電位を固定するため
に基板と同じ導電型の不純物拡散層領域でＰチヤネル及
びＮチヤネルの各トランジスタ領域を取り囲んでいた。
スタとＮチヤネルトランジスタの間隔を離す事が一般に
行われており、それに加えて基板の電位を固定するため
に基板と同じ導電型の不純物拡散層領域でＰチヤネル及
びＮチヤネルの各トランジスタ領域を取り囲んでいた。
上述した従来のＣＭＯＳ集積回路のI/Oバッファーのう
ち特に出力バッファーにおいてはＰチヤネルトランジス
タ領域とＮチヤネルトランジスタ領域を離すために、ボ
ンディングパッドの両側にＰチヤネルトランジスタとＮ
チヤネルトランジスタを配置していた。そのため出力バ
ッファーは横方向に大きくなり、ピン数の多い回路構成
の場合は出力バッファーの数でチップサイズが制限され
ると云う欠点があった。
ち特に出力バッファーにおいてはＰチヤネルトランジス
タ領域とＮチヤネルトランジスタ領域を離すために、ボ
ンディングパッドの両側にＰチヤネルトランジスタとＮ
チヤネルトランジスタを配置していた。そのため出力バ
ッファーは横方向に大きくなり、ピン数の多い回路構成
の場合は出力バッファーの数でチップサイズが制限され
ると云う欠点があった。
一方ボンディングパッド間隔を小さくする為にＰチヤネ
ルトランジスタとＮチヤネルトランジスタとを縦方向に
積み上げると、ＰチヤネルトランジスタとＮチヤネルト
ランジスタを離して配置する必要から、回路動作として
は不必要な分離領域が必要となり、チップサイズを増大
させる欠点があった。それに加えて、各チヤネルのトラ
ンジスタ間隔を大きくとるだけではラッチアップ対策は
十分とは言えなかった。
ルトランジスタとＮチヤネルトランジスタとを縦方向に
積み上げると、ＰチヤネルトランジスタとＮチヤネルト
ランジスタを離して配置する必要から、回路動作として
は不必要な分離領域が必要となり、チップサイズを増大
させる欠点があった。それに加えて、各チヤネルのトラ
ンジスタ間隔を大きくとるだけではラッチアップ対策は
十分とは言えなかった。
本発明の目的は、上記欠点を除去し、チップサイズを大
きくすることなくラッチアップ現象の発生をなくしたＣ
ＭＯＳ集積回路を提供することにある。
きくすることなくラッチアップ現象の発生をなくしたＣ
ＭＯＳ集積回路を提供することにある。
本発明のＣＭＯＳ集積回路は、第１導電型半導体基板上
に形成された内部領域と、この内部領域を取囲みかつI/
OバッファーのＰチヤネルＭＯＳトランジスタとＮチヤ
ネルＭＯＳトランジスタとを分離し定電位源に接続され
た第２導電型の分離用ウエル領域と、この分離用ウエル
領域の外側に設けられ単一チヤネルのＭＯＳトランジス
タが形成された外部領域とを含んで構成される。
に形成された内部領域と、この内部領域を取囲みかつI/
OバッファーのＰチヤネルＭＯＳトランジスタとＮチヤ
ネルＭＯＳトランジスタとを分離し定電位源に接続され
た第２導電型の分離用ウエル領域と、この分離用ウエル
領域の外側に設けられ単一チヤネルのＭＯＳトランジス
タが形成された外部領域とを含んで構成される。
次に、本発明に実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の平面図であり、Ｎ型半導体
基板上に分離用のＰ型ウエル領域を形成した場合を示し
ている。
基板上に分離用のＰ型ウエル領域を形成した場合を示し
ている。
第１図において、Ｎ型半導体基板１０上には、論理回路
等が構成される内部領域４と、単一チヤネルＭＯＳトラ
ンジスタとしてのＰチヤネルＭＯＳトランジスタが設け
られた領域２とボンディングパッド１等を含む外部領域
が設けられており、更にこの内部領域４を取囲みかつI/
OバッファーのＰチヤネルＭＯＳトランジスタとＮチヤ
ネルＭＯＳトランジスタを分離する分離用Ｐ型ウエル領
域３（見やすくする為に斜線が施してある）が設けられ
ている。
等が構成される内部領域４と、単一チヤネルＭＯＳトラ
ンジスタとしてのＰチヤネルＭＯＳトランジスタが設け
られた領域２とボンディングパッド１等を含む外部領域
が設けられており、更にこの内部領域４を取囲みかつI/
OバッファーのＰチヤネルＭＯＳトランジスタとＮチヤ
ネルＭＯＳトランジスタを分離する分離用Ｐ型ウエル領
域３（見やすくする為に斜線が施してある）が設けられ
ている。
第２図は第１図におけるＢ部の拡大平面図であり、分離
用Ｐ型ウエル領域３によりI/OバッファーのＰチヤネル
ＭＯＳトランジスタとＮチヤネルＭＯＳトランジスタと
の分離状態を示している。第３図は第２図に示す実施例
のＡ−Ａ′線断面図である。
用Ｐ型ウエル領域３によりI/OバッファーのＰチヤネル
ＭＯＳトランジスタとＮチヤネルＭＯＳトランジスタと
の分離状態を示している。第３図は第２図に示す実施例
のＡ−Ａ′線断面図である。
第２図及び第３図において、Ｎ型半導体基板１０上には
接地された分離用Ｐ型ウエル領域３とＰ型ウエル領域７
とが形成されている。そしてこのＰ型ウエル領域内には
I/Oバッファを構成するＮチヤネルＭＯＳトランジスタ
９Ａが形成されたＮチヤネルトランジスタ領域９が設け
られている。一方、分離用Ｐ型ウエル領域の外側にはI/
Oバッファを構成するＰチヤネルＭＯＳトランジスタ２
Ａが形成されたＰチヤネルトランジスタ領域２が設けら
れている。
接地された分離用Ｐ型ウエル領域３とＰ型ウエル領域７
とが形成されている。そしてこのＰ型ウエル領域内には
I/Oバッファを構成するＮチヤネルＭＯＳトランジスタ
９Ａが形成されたＮチヤネルトランジスタ領域９が設け
られている。一方、分離用Ｐ型ウエル領域の外側にはI/
Oバッファを構成するＰチヤネルＭＯＳトランジスタ２
Ａが形成されたＰチヤネルトランジスタ領域２が設けら
れている。
尚、第２図及び第３図において５はＮ＋型拡散層領域、
６はＰ＋型拡散層領域である。
６はＰ＋型拡散層領域である。
今出力端子ＯＵＴに電源電圧以上の正ノイズが加わった
とすると、ＰチヤネルＭＯＳトランジスタ２Ａのドレイ
ンが順バイアスされホールがＮ型半導体基板１０内に注
入される。一般にはこのホールがＰ型ウエル領域７に到
達することによってＰＮＰのバイポーラトランジスタが
形成されその動作が始まるが、本実施例に示す様に、接
地された分離用Ｐ型ウエル領域３がその間に存在する時
には、注入されたホールはＮチヤネルＭＯＳトランジス
タが形成されたＰ型ウエル領域７に到達する前に、その
ほとんどが分離用Ｐ型ウエル領域３によって吸収され
る。従って等価的にＰＮＰトランジスタの電流増幅率α
が極めて小さくなった事になりラッチアップ発生の条件
を満さない。
とすると、ＰチヤネルＭＯＳトランジスタ２Ａのドレイ
ンが順バイアスされホールがＮ型半導体基板１０内に注
入される。一般にはこのホールがＰ型ウエル領域７に到
達することによってＰＮＰのバイポーラトランジスタが
形成されその動作が始まるが、本実施例に示す様に、接
地された分離用Ｐ型ウエル領域３がその間に存在する時
には、注入されたホールはＮチヤネルＭＯＳトランジス
タが形成されたＰ型ウエル領域７に到達する前に、その
ほとんどが分離用Ｐ型ウエル領域３によって吸収され
る。従って等価的にＰＮＰトランジスタの電流増幅率α
が極めて小さくなった事になりラッチアップ発生の条件
を満さない。
一方出力端子ＯＵＴに負のノイズが加わったとすると、
前述とは逆にＮチヤネルＭＯＳトランジスタ９Ａのドレ
インが順バイアスされ電子がＰ型ウエル領域７内に注入
される。この電子も前述と同様な理くつでＮ型半導体基
板１０に到達する前にＮ＋型拡散層領域５によって吸収
される。このＮ＋型拡散層は別に一工程追加してＰ型ウ
エル領域７内にも形成する事によって一層その効果を上
げる事が出来る。
前述とは逆にＮチヤネルＭＯＳトランジスタ９Ａのドレ
インが順バイアスされ電子がＰ型ウエル領域７内に注入
される。この電子も前述と同様な理くつでＮ型半導体基
板１０に到達する前にＮ＋型拡散層領域５によって吸収
される。このＮ＋型拡散層は別に一工程追加してＰ型ウ
エル領域７内にも形成する事によって一層その効果を上
げる事が出来る。
第４図は本発明の他の実施例の平面図であり、注入キャ
リアの吸収層としての分離用Ｐ型ウエル領域３と基板電
位設定用のＮ＋型拡散層領域５の並びを入れ換えたもの
であり第３図の場合と同様の効果を有する。
リアの吸収層としての分離用Ｐ型ウエル領域３と基板電
位設定用のＮ＋型拡散層領域５の並びを入れ換えたもの
であり第３図の場合と同様の効果を有する。
上記実施例においてはＮ型半導体基板上に分離用のＰ型
ウエル領域を形成する場合について説明したが、Ｐ型半
導体基板上に分離用のＮ型ウエル領域を形成してもよい
ことは勿論である。
ウエル領域を形成する場合について説明したが、Ｐ型半
導体基板上に分離用のＮ型ウエル領域を形成してもよい
ことは勿論である。
以上説明したように本発明はＰ型ウエル領域又はＮ型ウ
エル領域によって内部領域と外部領域を分離し、外部領
域には単一チヤネルＭＯＳトランジスタのみが存在する
様にする事により、外部サージによって引起こされるラ
ッチアップを効果的に防止し、しかもゲートアレー等ピ
ン数が多い場合にも内部領域を圧迫する事なく耐ラッチ
アップ性のあるＣＭＯＳ集積回路が得られる。
エル領域によって内部領域と外部領域を分離し、外部領
域には単一チヤネルＭＯＳトランジスタのみが存在する
様にする事により、外部サージによって引起こされるラ
ッチアップを効果的に防止し、しかもゲートアレー等ピ
ン数が多い場合にも内部領域を圧迫する事なく耐ラッチ
アップ性のあるＣＭＯＳ集積回路が得られる。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ｂ部の拡大平面図、第３図は第２図に示す実施例のＡ−
Ａ′線断面図、第４図は本発明の他の実施例の平面図で
ある。 １…ボンディングパッド、２…Ｐチヤネルトランジスタ
領域、３…分離用Ｐ型ウエル領域、５…Ｎ＋型拡散層領
域、６…Ｐ＋型拡散層領域、７…Ｐ型ウエル領域、９…
Ｎチヤネルトランジスタ領域、１０…Ｎ型半導体基板。
Ｂ部の拡大平面図、第３図は第２図に示す実施例のＡ−
Ａ′線断面図、第４図は本発明の他の実施例の平面図で
ある。 １…ボンディングパッド、２…Ｐチヤネルトランジスタ
領域、３…分離用Ｐ型ウエル領域、５…Ｎ＋型拡散層領
域、６…Ｐ＋型拡散層領域、７…Ｐ型ウエル領域、９…
Ｎチヤネルトランジスタ領域、１０…Ｎ型半導体基板。
Claims (1)
- 【請求項１】第１導電型半導体基板上に形成された内部
領域と、該内部領域を取囲みかつI/OバッファーのＰチ
ャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジ
スタとを分離し定電位源に接続された第２導電型の分離
用ウエル領域と、該分離用ウエル領域の外側に設けられ
単一チャネルのＭＯＳトランジスタが形成された外部領
域とを含むことを特徴とするＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170704A JPH065709B2 (ja) | 1985-08-02 | 1985-08-02 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170704A JPH065709B2 (ja) | 1985-08-02 | 1985-08-02 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231152A JPS6231152A (ja) | 1987-02-10 |
| JPH065709B2 true JPH065709B2 (ja) | 1994-01-19 |
Family
ID=15909846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170704A Expired - Lifetime JPH065709B2 (ja) | 1985-08-02 | 1985-08-02 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065709B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH079977B2 (ja) * | 1987-02-10 | 1995-02-01 | 株式会社東芝 | 半導体集積回路装置 |
-
1985
- 1985-08-02 JP JP60170704A patent/JPH065709B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6231152A (ja) | 1987-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |