JPS6231152A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
- Publication number
- JPS6231152A JPS6231152A JP60170704A JP17070485A JPS6231152A JP S6231152 A JPS6231152 A JP S6231152A JP 60170704 A JP60170704 A JP 60170704A JP 17070485 A JP17070485 A JP 17070485A JP S6231152 A JPS6231152 A JP S6231152A
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- JP
- Japan
- Prior art keywords
- region
- type well
- well region
- transistor
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 239000000872 buffer Substances 0.000 claims description 10
- 230000003321 amplification Effects 0.000 abstract description 2
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- 238000009792 diffusion process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯ８集積回路に関し、特に耐ラツチアツプ
性を有するＣＭＯ３集積回路に関する。
性を有するＣＭＯ３集積回路に関する。
従来、ＣＭＯ３集積回路においては、外部雑音によるラ
ッチアップの発生が問題となっており、Ｉ１０バッファ
ーの設計には特別の注意が払われていた。
ッチアップの発生が問題となっており、Ｉ１０バッファ
ーの設計には特別の注意が払われていた。
ラッチアップ対策の一例としては、Ｐチャネルトランジ
スタとＮチャネルトランジスタの間隔を離す事が一般に
行われており、それに加えて基板の電位を固定するため
に基板と同じ導電型の不純物拡散層領域でＰチャネル及
びＮチャネルの各トランジスタ領域を収り囲んでいた。
スタとＮチャネルトランジスタの間隔を離す事が一般に
行われており、それに加えて基板の電位を固定するため
に基板と同じ導電型の不純物拡散層領域でＰチャネル及
びＮチャネルの各トランジスタ領域を収り囲んでいた。
上述した従来のＣＭＯ３集積回路のＩ１０バッファーの
うち特に出力バッファーにおいてはＰチャネルトランジ
スタ領域とＮチャネルトランジスタ領域を離すために、
ポンディングパッドの両側にＰチャネルトランジスタと
Ｎチャネルトランジスタを配置していた。そのため出力
バッファーは横方向に大きくなり、ビン数の多い回路構
成の場合は出カバ・ソファ−の数でチップサイズが制限
されると云う欠点があった。
うち特に出力バッファーにおいてはＰチャネルトランジ
スタ領域とＮチャネルトランジスタ領域を離すために、
ポンディングパッドの両側にＰチャネルトランジスタと
Ｎチャネルトランジスタを配置していた。そのため出力
バッファーは横方向に大きくなり、ビン数の多い回路構
成の場合は出カバ・ソファ−の数でチップサイズが制限
されると云う欠点があった。
一方ボンディングパッド間隔を小さくする為にＰチャネ
ルトランジスタとＮチャネルトランジスタとを縦方向に
積み上げると、ＰチャネルトランジスタとＮチャネルト
ランジスタを離して配置する必要から、回路動作として
は不必要な分離領域が必要となり、チップサイズを増大
させる欠点があった。それに加えて、各チャネルのトラ
ンジスタ間隔を大きくとるだけではラッチアップ対策は
十分とは言えなかった。
ルトランジスタとＮチャネルトランジスタとを縦方向に
積み上げると、ＰチャネルトランジスタとＮチャネルト
ランジスタを離して配置する必要から、回路動作として
は不必要な分離領域が必要となり、チップサイズを増大
させる欠点があった。それに加えて、各チャネルのトラ
ンジスタ間隔を大きくとるだけではラッチアップ対策は
十分とは言えなかった。
本発明の目的は、上記欠点を除去し、チップサイズを大
きくすることなくラッチアップ現象の発生をなくしたＣ
ＭＯＳ集積回路を提供することにある。
きくすることなくラッチアップ現象の発生をなくしたＣ
ＭＯＳ集積回路を提供することにある。
〔問題点を解決するための手段ｊ
本発明のＣＭ ＯＳ集積回路は、第１導電型半導体基板
上に形成された内部領域と、この内部領域を取囲みかつ
Ｉ１０バッファーのＰチャネルＭＯＳトランジスタとＮ
チャネルＭ ＯＳ ＋−ランジスタとを分離し定電位源
に接続された第２導電型の分離用ウェル領域と、この分
離用ウェルｉａ域の外側に設けられ単一チャネルのＭＯ
Ｓ ｌ−ランジスタが形成された外部領域とを含んで構
成される。
上に形成された内部領域と、この内部領域を取囲みかつ
Ｉ１０バッファーのＰチャネルＭＯＳトランジスタとＮ
チャネルＭ ＯＳ ＋−ランジスタとを分離し定電位源
に接続された第２導電型の分離用ウェル領域と、この分
離用ウェルｉａ域の外側に設けられ単一チャネルのＭＯ
Ｓ ｌ−ランジスタが形成された外部領域とを含んで構
成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の平面図であり、Ｎ型半導体
基板上に分離用のＰ型ウェル領域を形成した場合を示し
ている。
基板上に分離用のＰ型ウェル領域を形成した場合を示し
ている。
第１図において、Ｎ型半導体基板１０上には、論理回路
等が構成される内部領域４と、単一チャネルＭＯＳトラ
ンジスタとしてのＰチャネルＭＯ３）ランジスクが設け
られた領域２とポンディングパッド１等を含む外部領域
が設けられており、更にこの内部領域４を取囲みかつ１
１０バツフアーのＰチャ木ルＭｏｓ＋−ランジスタとＮ
チャネルＭＯ３）ランジスタを分離する分離用Ｐ型ウェ
ル領域３（見やすくする為に斜線が施しである）が設け
られている。
等が構成される内部領域４と、単一チャネルＭＯＳトラ
ンジスタとしてのＰチャネルＭＯ３）ランジスクが設け
られた領域２とポンディングパッド１等を含む外部領域
が設けられており、更にこの内部領域４を取囲みかつ１
１０バツフアーのＰチャ木ルＭｏｓ＋−ランジスタとＮ
チャネルＭＯ３）ランジスタを分離する分離用Ｐ型ウェ
ル領域３（見やすくする為に斜線が施しである）が設け
られている。
第２図は第１図におけるＢ部の拡大平面図であり、分離
用Ｐ型ウェル領域３によりＩ１０バッファーのＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
との分離状態を示している。第３図は第２図に示す実施
例のＡ−Ａ’線断面図である。
用Ｐ型ウェル領域３によりＩ１０バッファーのＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
との分離状態を示している。第３図は第２図に示す実施
例のＡ−Ａ’線断面図である。
第２図及び第３図において、Ｎ型半導体基板１０上には
接地された分離用Ｐ型つェル領域３とＰ型つェル領［７
とが形成されている。そしてこのＰ型ウェル領域内には
Ｉ１０バッファを構成するＮチャネルＭＯ３トランジス
タ９Ａが形成されたＮチャネルトランジスタ領域９が設
けられている。一方、分離用Ｐ型ウェル領域の外側には
Ｉ１０バッファを構成するＰチャネルＭＯＳトランジス
タ２Ａが形成されたＰチャネルトランジスタ領域２が設
けられている。
接地された分離用Ｐ型つェル領域３とＰ型つェル領［７
とが形成されている。そしてこのＰ型ウェル領域内には
Ｉ１０バッファを構成するＮチャネルＭＯ３トランジス
タ９Ａが形成されたＮチャネルトランジスタ領域９が設
けられている。一方、分離用Ｐ型ウェル領域の外側には
Ｉ１０バッファを構成するＰチャネルＭＯＳトランジス
タ２Ａが形成されたＰチャネルトランジスタ領域２が設
けられている。
尚、第２図及び第３図において５はＮ 型拡散層領域、
６はＰ＋型拡散層領域である。
６はＰ＋型拡散層領域である。
全出力端子ＯＵＴに電源電圧以上の正ノイズが加わった
とすると、ＰチャネルＭＯ３）ランジスタ２Ａのドレイ
ンが順バイアスされホールがＮ型半導体基板１０内に注
入される。一般にはこのホールがＰ型ウェル領域７に到
達する事によってＰＮＰのバイポーラトランジスタが形
成されその動作が始まるが、本実施例に示す様に、接地
された分離用Ｐ型ウェル領域３がその間に存在する時に
は、注入されたホールはＮチャネルＭＯＳトランジスタ
が形成されたＰ型ウェル領域７に到達する前に、そのほ
とんどが分離用Ｐ型ウェル領域３によって吸収される。
とすると、ＰチャネルＭＯ３）ランジスタ２Ａのドレイ
ンが順バイアスされホールがＮ型半導体基板１０内に注
入される。一般にはこのホールがＰ型ウェル領域７に到
達する事によってＰＮＰのバイポーラトランジスタが形
成されその動作が始まるが、本実施例に示す様に、接地
された分離用Ｐ型ウェル領域３がその間に存在する時に
は、注入されたホールはＮチャネルＭＯＳトランジスタ
が形成されたＰ型ウェル領域７に到達する前に、そのほ
とんどが分離用Ｐ型ウェル領域３によって吸収される。
従って等価的にＰＮＰトランジスタの電流増幅率αが極
めて小さくなった事になりラッチアップ発生の条件を満
さない。
めて小さくなった事になりラッチアップ発生の条件を満
さない。
−力出力端子ＯＵＴに負のノイズが加わったとすると、
前述とは逆にＮチャネルＭＯ３）ランジスタ９Ａのドレ
インが順バイアスされ電子がＰ型ウェル領域７内に注入
される。この電子も前述と同様な埋くつてＮ型半導体基
板１０に到達する前にＮ＋型拡故層領域５によって吸収
される。このＮ中型拡散層は別に一工程追加してＰ型ウ
ェル領域７内にも形成する事によって一層その効果を上
げる事が出来る。
前述とは逆にＮチャネルＭＯ３）ランジスタ９Ａのドレ
インが順バイアスされ電子がＰ型ウェル領域７内に注入
される。この電子も前述と同様な埋くつてＮ型半導体基
板１０に到達する前にＮ＋型拡故層領域５によって吸収
される。このＮ中型拡散層は別に一工程追加してＰ型ウ
ェル領域７内にも形成する事によって一層その効果を上
げる事が出来る。
第４図は本発明の他の実施例の平面図であり、注入キャ
リアの吸収層としての分離用Ｐ型ウェル領域３と基板電
位設定用のＮ土型拡散層領域５の並びを入れ換えたもの
であり第３図の場合と同様の効果を有する。
リアの吸収層としての分離用Ｐ型ウェル領域３と基板電
位設定用のＮ土型拡散層領域５の並びを入れ換えたもの
であり第３図の場合と同様の効果を有する。
上記実施例においてはＮ型半導体基板上に分離用のＰ型
ウェル領域を形成する場合について説明したが、Ｐ型半
導体基板上に分離用のＮ型ウェル領域を形成してもよい
ことは勿論である。
ウェル領域を形成する場合について説明したが、Ｐ型半
導体基板上に分離用のＮ型ウェル領域を形成してもよい
ことは勿論である。
以上説明したように本発明はＰ型ウェル領域又はＮ型ウ
ェル領域によって内部領域と外部領域を分離し、外部領
域には単一チャネルＭＯ’Ｓトランジスタのみが存在す
る様にする事により、外部サージによって引起こされる
ラッチアップを効果的に防止し、しかもゲートアレー等
ビン数が多い場合にも内部領域を圧迫する事なく耐ラツ
チアツプ性のあるＣＭＯＳ集積回路が得られる。
ェル領域によって内部領域と外部領域を分離し、外部領
域には単一チャネルＭＯ’Ｓトランジスタのみが存在す
る様にする事により、外部サージによって引起こされる
ラッチアップを効果的に防止し、しかもゲートアレー等
ビン数が多い場合にも内部領域を圧迫する事なく耐ラツ
チアツプ性のあるＣＭＯＳ集積回路が得られる。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ｂ部の拡大平面図、第３図は第２図に示す実施例のＡ−
Ａ’線断面図、第４図は本発明の他の実施例の平面図で
ある。 ■・・・ポンディングパッド、２・・・Ｐチャネルトラ
ンジスタ領域、３・・・分能用Ｐ型ウェル領域、５・・
・Ｎ＋型型数散層領域６・・・Ｐ 型拡散層領域、７・
・Ｐ型ウェル領域、９・・・Ｎチャネルトランジスタ領
域、１０・・・Ｎ型半導体基板。 茅 Ｉ １２丁 第２ 図 茅４ｒ！ｇ
Ｂ部の拡大平面図、第３図は第２図に示す実施例のＡ−
Ａ’線断面図、第４図は本発明の他の実施例の平面図で
ある。 ■・・・ポンディングパッド、２・・・Ｐチャネルトラ
ンジスタ領域、３・・・分能用Ｐ型ウェル領域、５・・
・Ｎ＋型型数散層領域６・・・Ｐ 型拡散層領域、７・
・Ｐ型ウェル領域、９・・・Ｎチャネルトランジスタ領
域、１０・・・Ｎ型半導体基板。 茅 Ｉ １２丁 第２ 図 茅４ｒ！ｇ
Claims (1)
- 第１導電型半導体基板上に形成された内部領域と、該内
部領域を取囲みかつＩ／０バッファーのＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとを分
離し定電位源に接続された第２導電型の分離用ウェル領
域と、該分離用ウェル領域の外側に設けられ単一チャネ
ルのＭＯＳトランジスタが形成された外部領域とを含む
ことを特徴とするＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170704A JPH065709B2 (ja) | 1985-08-02 | 1985-08-02 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170704A JPH065709B2 (ja) | 1985-08-02 | 1985-08-02 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231152A true JPS6231152A (ja) | 1987-02-10 |
| JPH065709B2 JPH065709B2 (ja) | 1994-01-19 |
Family
ID=15909846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170704A Expired - Lifetime JPH065709B2 (ja) | 1985-08-02 | 1985-08-02 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065709B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196059A (ja) * | 1987-02-10 | 1988-08-15 | Toshiba Corp | 半導体集積回路装置 |
-
1985
- 1985-08-02 JP JP60170704A patent/JPH065709B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196059A (ja) * | 1987-02-10 | 1988-08-15 | Toshiba Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065709B2 (ja) | 1994-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |