JPH0658939B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0658939B2 JPH0658939B2 JP59149486A JP14948684A JPH0658939B2 JP H0658939 B2 JPH0658939 B2 JP H0658939B2 JP 59149486 A JP59149486 A JP 59149486A JP 14948684 A JP14948684 A JP 14948684A JP H0658939 B2 JPH0658939 B2 JP H0658939B2
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- semiconductor element
- cap
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W40/00—Arrangements for thermal protection or thermal control
- H10W40/10—Arrangements for heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
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- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特に、半導体装置の効率の
良い放熱技術に関する。
良い放熱技術に関する。
本発明者によって半導体素子（ペレット）にかかる応力
が少なくて済み、かつ、半導体素子や該素子の内部配線
を外部に引出するコネクタワイヤとの接合性が良く、さ
らに、耐湿性に優れた、シリコーンゲルを封止材とする
半導体装置が考えられている。
が少なくて済み、かつ、半導体素子や該素子の内部配線
を外部に引出するコネクタワイヤとの接合性が良く、さ
らに、耐湿性に優れた、シリコーンゲルを封止材とする
半導体装置が考えられている。
しかし、シリコーンゲルを封止材として用いるため、半
導体素子から発生される熱の放出性があまり良くないこ
とがわかった。ＣＭＯＳＩＣ等のように発熱量の小さい
ＩＣを封止した場合はあまり問題とはならないが、高速
型バイポーラＩＣのように発熱量の大きいＩＣの場合に
は放熱性が問題になることがわかった。なお、ゲル状の
シリコン樹脂で封止する技術は例えば特開昭５６−１５
０５４号によって知られている。
導体素子から発生される熱の放出性があまり良くないこ
とがわかった。ＣＭＯＳＩＣ等のように発熱量の小さい
ＩＣを封止した場合はあまり問題とはならないが、高速
型バイポーラＩＣのように発熱量の大きいＩＣの場合に
は放熱性が問題になることがわかった。なお、ゲル状の
シリコン樹脂で封止する技術は例えば特開昭５６−１５
０５４号によって知られている。
本発明は半導体素子で発生する熱を効率よくパッケージ
の外部に逃がし、パッケージの熱抵抗を低減した半導体
装置を提供することを目的としたものである。
の外部に逃がし、パッケージの熱抵抗を低減した半導体
装置を提供することを目的としたものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ガラスエポキシ基板で構成された実装基板上
に搭載された半導体素子から発生する熱の伝導経路とし
て、半導体素子の発熱が効率よくパッケージの外部に伝
わるように、半導体素子をシリコーンゲルで封止し、ダ
ムとキャップのそれぞれの材質を熱伝導率の大きいアル
ミナセラミックまたはアルミニウムで構成し、さらに実
装基板に立設されたピンをダムの直下に配置してその上
端をダムの下面に近接させたことにある。
に搭載された半導体素子から発生する熱の伝導経路とし
て、半導体素子の発熱が効率よくパッケージの外部に伝
わるように、半導体素子をシリコーンゲルで封止し、ダ
ムとキャップのそれぞれの材質を熱伝導率の大きいアル
ミナセラミックまたはアルミニウムで構成し、さらに実
装基板に立設されたピンをダムの直下に配置してその上
端をダムの下面に近接させたことにある。
本発明の半導体装置の構造を、第１図に示す。実装基板
１上に接合材料２により半導体素子３を搭載（固着）
し、該半導体素子３と実装基板１上に形成された基板配
線４とをコネクタワイヤ５により結線し、基板配線４を
実装基板１に多数立設されたピン６に接続し、実装基板
１上に接合部材７によりダム８を固着し、少なくとも半
導体素子３と、コネクタワイヤ６による結線部上をシリ
コーンゲル９で封止し、ダム８上にキャップ１０を接合
材料１１により取付して成る。また、ピン６は、ダム８
の直下に配置され、その上端がダム８の下面に近接され
ている。
１上に接合材料２により半導体素子３を搭載（固着）
し、該半導体素子３と実装基板１上に形成された基板配
線４とをコネクタワイヤ５により結線し、基板配線４を
実装基板１に多数立設されたピン６に接続し、実装基板
１上に接合部材７によりダム８を固着し、少なくとも半
導体素子３と、コネクタワイヤ６による結線部上をシリ
コーンゲル９で封止し、ダム８上にキャップ１０を接合
材料１１により取付して成る。また、ピン６は、ダム８
の直下に配置され、その上端がダム８の下面に近接され
ている。
上記シリコーンゲル９の形成は、例えば、ゾル状態のシ
リコーン系のシーリング剤を半導体素子３上にポッティ
ングし、当該シーリング剤を熱硬化して、ゲル化するこ
とにより形成される。ダム８はかかるゾルの流れ止めに
使用され、第１図に示すように、実装基板１とダム８と
で区画される空間内にシリコーンゲル９が形成され、半
導体素子３はこのゲルにより封止される。当該シーリン
グ剤としては、例えば信越化学工業（株）社製KJR9010
（商品名）が使用される。このシリコーンゲルは前述の
ように耐湿性に優れ、半導体素子との接合性が良いの
で、良好な封止性を達成するのであるが、このゲルは膨
潤に似た状態にあるので、半導体素子３やコネクタワイ
ヤ５を外的環境から機械的に保護するためにダム８上に
キャップ１０を取付けている。この半導体装置は、多数
のピン６が立設されており、当該ピン６を介してプリン
ト配線基板などに容易に実装することができる。
リコーン系のシーリング剤を半導体素子３上にポッティ
ングし、当該シーリング剤を熱硬化して、ゲル化するこ
とにより形成される。ダム８はかかるゾルの流れ止めに
使用され、第１図に示すように、実装基板１とダム８と
で区画される空間内にシリコーンゲル９が形成され、半
導体素子３はこのゲルにより封止される。当該シーリン
グ剤としては、例えば信越化学工業（株）社製KJR9010
（商品名）が使用される。このシリコーンゲルは前述の
ように耐湿性に優れ、半導体素子との接合性が良いの
で、良好な封止性を達成するのであるが、このゲルは膨
潤に似た状態にあるので、半導体素子３やコネクタワイ
ヤ５を外的環境から機械的に保護するためにダム８上に
キャップ１０を取付けている。この半導体装置は、多数
のピン６が立設されており、当該ピン６を介してプリン
ト配線基板などに容易に実装することができる。
ところで、本発明者がこのような半導体装置について、
実装基板１をガラス材料とエポキシ樹脂より製せられた
ガラスエポキシ基板とし、ダム８およびキャップ１０を
同様の材料で構成したところ、かかるガラスエポキシは
熱伝導率が非常に小さい為、半導体素子３で発生した熱
がパッケージの外部に伝導しにくいという欠点があるこ
とが判った。
実装基板１をガラス材料とエポキシ樹脂より製せられた
ガラスエポキシ基板とし、ダム８およびキャップ１０を
同様の材料で構成したところ、かかるガラスエポキシは
熱伝導率が非常に小さい為、半導体素子３で発生した熱
がパッケージの外部に伝導しにくいという欠点があるこ
とが判った。
すなわち、実装基板をガラスエポキシ材料で構成する場
合は、かかるガラスエポキシ材料それ自体が安価である
と共に、加工も容易であることから、パッケージを安価
にできる利点がある。しかし、この場合は、下記の第１
表、第２表から明らかなように、ガラスエポキシ材料そ
れ自体の熱伝導率がアルミナセラミックやアルミニウム
等に比べて著しく劣るため、半導体素子から発生した熱
を実装基板を介して放熱させることが困難になるという
新たな問題が生ずる。
合は、かかるガラスエポキシ材料それ自体が安価である
と共に、加工も容易であることから、パッケージを安価
にできる利点がある。しかし、この場合は、下記の第１
表、第２表から明らかなように、ガラスエポキシ材料そ
れ自体の熱伝導率がアルミナセラミックやアルミニウム
等に比べて著しく劣るため、半導体素子から発生した熱
を実装基板を介して放熱させることが困難になるという
新たな問題が生ずる。
第２図は半導体チップで発生した熱の伝導経路を示した
ものであるが、半導体チップ３から発生した熱の一部
は、封止剤（シリコーンゲル）９，ダム８，キャップ１
０を経由してパッケージ外部に逃げ、他の一部は、封止
材９，ダム８，ピン６を経由してパッケージ外部に逃
げ、さらに他の一部は、コネクタワイヤ例えばＡｌワイ
ヤ５，基板配線４，ダム８，キャップ１０ないしピン６
を経由してパッケージ外部に逃げるが、この熱の伝導経
路を考えるときには、ダム８とキャップ１０とピン６と
が放熱に重要な役割を果たしていることが判る。
ものであるが、半導体チップ３から発生した熱の一部
は、封止剤（シリコーンゲル）９，ダム８，キャップ１
０を経由してパッケージ外部に逃げ、他の一部は、封止
材９，ダム８，ピン６を経由してパッケージ外部に逃
げ、さらに他の一部は、コネクタワイヤ例えばＡｌワイ
ヤ５，基板配線４，ダム８，キャップ１０ないしピン６
を経由してパッケージ外部に逃げるが、この熱の伝導経
路を考えるときには、ダム８とキャップ１０とピン６と
が放熱に重要な役割を果たしていることが判る。
ダム８およびキャップ１１を構成するセラミック材料と
しては、例えば、一般に、気密封止型の半導体装置のキ
ャップを構成するアルミナを焼結して成るアルミナセラ
ミックが使用され、金属材料としては、例えばアルミニ
ウムが使用される。第１表にガラスエポキシとアルミナ
セラミックとアルミニウムとの熱伝導率の比較データ
を、また、第２表にこれら材料による第１図に示すよう
な７２ピン数を有するグリッドアレイタイプのパッケー
ジの熱抵抗の比較データを示した。
しては、例えば、一般に、気密封止型の半導体装置のキ
ャップを構成するアルミナを焼結して成るアルミナセラ
ミックが使用され、金属材料としては、例えばアルミニ
ウムが使用される。第１表にガラスエポキシとアルミナ
セラミックとアルミニウムとの熱伝導率の比較データ
を、また、第２表にこれら材料による第１図に示すよう
な７２ピン数を有するグリッドアレイタイプのパッケー
ジの熱抵抗の比較データを示した。
第１表および第２表の結果からダム，キャップをアルミ
ナセラミック，アルミニウムとすることにより低熱抵抗
のパッケージが得られることが判る。
ナセラミック，アルミニウムとすることにより低熱抵抗
のパッケージが得られることが判る。
第１図における、半導体素子３は、例えばシリコーン単
結晶基板から成り、周知の技術によって、この半導体素
子（チップ）内には多数の回路素子が形成され、１つの
回路機能を与えている。回路素子は、例えばＣＭＯＳか
ら成り、これらの回路素子によって、例えば論理回路お
よびメモリ回路機能が形成されている。
結晶基板から成り、周知の技術によって、この半導体素
子（チップ）内には多数の回路素子が形成され、１つの
回路機能を与えている。回路素子は、例えばＣＭＯＳか
ら成り、これらの回路素子によって、例えば論理回路お
よびメモリ回路機能が形成されている。
半導体素子３を実装基板１上にマウントする際に使用さ
れる接合材料２やダム８を固着する接合材料７やキャッ
プ１０を取付する接合材料１１には、例えばエポキシ系
樹脂系接着剤またはシリコーン系樹脂接着剤が使用さ
れる。
れる接合材料２やダム８を固着する接合材料７やキャッ
プ１０を取付する接合材料１１には、例えばエポキシ系
樹脂系接着剤またはシリコーン系樹脂接着剤が使用さ
れる。
基板配線４は、例えば、アルミニウムにより構成され、
例えば周知のプリント配線技術により形成すればよい。
例えば周知のプリント配線技術により形成すればよい。
ピン６は第２図に示すように、半導体基板３に穿設され
たスルーホールを介して上記基板配線４と接続してお
り、このピン７６は半田１２により実装基板１に立設さ
れる。
たスルーホールを介して上記基板配線４と接続してお
り、このピン７６は半田１２により実装基板１に立設さ
れる。
本発明によれば、ダムおよびキャップを熱伝導率の良い
セラミック材料または金属材料としたので、半導体素子
から発生した熱が熱伝導の良いダム，キャップを経由し
てパッケージ外部に容易に逃がすことができる。また、
熱伝導の良いダムの直下にピンを配置してその上端をダ
ムの下面に近接させたので、ダム、ピンを経由してパッ
ケージ外部に容易に逃がすこともできる。したがって、
パッケージの熱抵抗を大幅に低減することができた。
セラミック材料または金属材料としたので、半導体素子
から発生した熱が熱伝導の良いダム，キャップを経由し
てパッケージ外部に容易に逃がすことができる。また、
熱伝導の良いダムの直下にピンを配置してその上端をダ
ムの下面に近接させたので、ダム、ピンを経由してパッ
ケージ外部に容易に逃がすこともできる。したがって、
パッケージの熱抵抗を大幅に低減することができた。
また、実装基板を安価な材料であるガラスエポキシ材料
で構成し、かつダムおよびキャップを安価な材料である
アルミナセラミックまたはアルミニウムで構成したこと
により、パッケージの製造コストを大幅に低減すること
ができた。
で構成し、かつダムおよびキャップを安価な材料である
アルミナセラミックまたはアルミニウムで構成したこと
により、パッケージの製造コストを大幅に低減すること
ができた。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例では実装基板の平面に半導体素子を
搭載する例を示したが実装基板に半導体素子を搭載する
ための溝部を設け、該溝部に半導体素子を搭載してもよ
い。また、前記実施例ではシリコーンゲル封止剤の上部
とキャップの裏面との間に空隙を設けた例を示したが、
該封止剤上部をキャップ裏面に密着させ、放熱性をより
一層高めてもよい。
搭載する例を示したが実装基板に半導体素子を搭載する
ための溝部を設け、該溝部に半導体素子を搭載してもよ
い。また、前記実施例ではシリコーンゲル封止剤の上部
とキャップの裏面との間に空隙を設けた例を示したが、
該封止剤上部をキャップ裏面に密着させ、放熱性をより
一層高めてもよい。
本発明はシリコーンゲルを封止剤とし、ダム、キャップ
およびピンを備えている限り、他の各種半導体装置に適
用することが可能である。
およびピンを備えている限り、他の各種半導体装置に適
用することが可能である。
第１図は本発明の実施例をす断面図、 第２図は半導体素子から発生した熱の伝導経路を説明す
る本発明実施例要部断面図である。 １……実装基板、２……接合材料、３……半導体素子、
４……基板配線、５……コネクタワイヤ、６……ピン、
７……接合材料、８……ダム、９……シリコーンゲル
（封止剤）、１０……キャップ、１１……接合材料、１
２……半田。
る本発明実施例要部断面図である。 １……実装基板、２……接合材料、３……半導体素子、
４……基板配線、５……コネクタワイヤ、６……ピン、
７……接合材料、８……ダム、９……シリコーンゲル
（封止剤）、１０……キャップ、１１……接合材料、１
２……半田。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/28 Ｚ 8617−4Ｍ (72)発明者 白井 優之 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 榎本 実 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 山田 健雄 東京都小平市上水本町1450番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 昭58−56445（ＪＰ，Ａ) 特開 昭58−71644（ＪＰ，Ａ) 特開 昭58−159355（ＪＰ，Ａ) 特開 昭57−24554（ＪＰ，Ａ) 特開 昭59−84557（ＪＰ，Ａ) 実開 昭56−139253（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】多数のピンがその上下面を貫通するように
立設されて成るガラスエポキシ基板で構成された実装基
板上に半導体素子を搭載し、前記半導体素子を囲むダム
を樹脂接着剤により前記実装基板上に接合し、前記ダム
の内側壁を流れ止めとして前記実装基板上にシリコーン
ゲルを充填して前記半導体素子を封止し、前記実装基板
上に前記ダムを介してキャップを取付けて成る半導体装
置であって、前記ダムおよびキャップをアルミナセラミ
ックまたはアルミニウムにより構成すると共に、前記ピ
ンを前記ダムの直下に配置し、その上端を前記樹脂接着
剤を介して前記ダムの下面に接合したことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59149486A JPH0658939B2 (ja) | 1984-07-20 | 1984-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59149486A JPH0658939B2 (ja) | 1984-07-20 | 1984-07-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6129158A JPS6129158A (ja) | 1986-02-10 |
| JPH0658939B2 true JPH0658939B2 (ja) | 1994-08-03 |
Family
ID=15476203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59149486A Expired - Lifetime JPH0658939B2 (ja) | 1984-07-20 | 1984-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658939B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916522A (en) * | 1988-04-21 | 1990-04-10 | American Telephone And Telegraph Company , At & T Bell Laboratories | Integrated circuit package using plastic encapsulant |
| JPH02254745A (ja) * | 1989-03-28 | 1990-10-15 | Nec Corp | チップキャリア |
| US6092281A (en) * | 1998-08-28 | 2000-07-25 | Amkor Technology, Inc. | Electromagnetic interference shield driver and method |
| US6448635B1 (en) | 1999-08-30 | 2002-09-10 | Amkor Technology, Inc. | Surface acoustical wave flip chip |
| US6614102B1 (en) | 2001-05-04 | 2003-09-02 | Amkor Technology, Inc. | Shielded semiconductor leadframe package |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856445A (ja) * | 1981-09-30 | 1983-04-04 | Nec Corp | 多層セラミツクパツケ−ジ |
-
1984
- 1984-07-20 JP JP59149486A patent/JPH0658939B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6129158A (ja) | 1986-02-10 |
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