JPH065939A - 相補型超伝導体装置 - Google Patents
相補型超伝導体装置Info
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- JPH065939A JPH065939A JP4156468A JP15646892A JPH065939A JP H065939 A JPH065939 A JP H065939A JP 4156468 A JP4156468 A JP 4156468A JP 15646892 A JP15646892 A JP 15646892A JP H065939 A JPH065939 A JP H065939A
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】
【目的】高速化及び低消費電力化に適した酸化物超伝導
体によるトランジスタ構成を提供する。 【構成】正孔伝導型酸化物超伝導体によるトランジスタ
と電子伝導型酸化物超伝導体によるトランジスタを相補
型に形成する事を特徴とする相補型超伝導体装置。基板
４０１上にＮチャネルＭＩＳu型ＦＥＴ用のＰ型超伝導
体膜 ４０２とＰチャネルＭＩＳu型ＦＥＴ用のＮ型超
伝導体膜４０３を形成する。絶縁膜４０４および４０５
を形成しゲート絶縁膜と成し、金属膜あるいは超伝導体
膜自体から成る電極４０６および４０７をゲート電極と
する。ソース・ドレインの電極４０８、４０９、４１０
および４１１を相補型に結線してインバータ装置を形成
する。 【効果】ＦＥＴ型だけでなく、バイポーラ型でも高速化
と低消費電力化を図れる。
体によるトランジスタ構成を提供する。 【構成】正孔伝導型酸化物超伝導体によるトランジスタ
と電子伝導型酸化物超伝導体によるトランジスタを相補
型に形成する事を特徴とする相補型超伝導体装置。基板
４０１上にＮチャネルＭＩＳu型ＦＥＴ用のＰ型超伝導
体膜 ４０２とＰチャネルＭＩＳu型ＦＥＴ用のＮ型超
伝導体膜４０３を形成する。絶縁膜４０４および４０５
を形成しゲート絶縁膜と成し、金属膜あるいは超伝導体
膜自体から成る電極４０６および４０７をゲート電極と
する。ソース・ドレインの電極４０８、４０９、４１０
および４１１を相補型に結線してインバータ装置を形成
する。 【効果】ＦＥＴ型だけでなく、バイポーラ型でも高速化
と低消費電力化を図れる。
Description
【０００１】
【産業上の利用分野】本発明は超伝導体装置に係り、相
補型トランジスタに関する。
補型トランジスタに関する。
【０００２】
【従来の技術】従来、酸化物超伝導体トランジスタとし
て、 （ア） 特開昭６３ー３１１７７８によると、Ｐチャネ
ル・深い空乏層型のＭＥＳu型ＦＥＴから成る単チャネ
ル・ユニポーラトランジスタとの提案はあったが、Ｎチ
ャネル・深い空乏層型のＭＥＳu型ＦＥＴから成る単チ
ャネル・ユニポーラトランジスタの提案は無かった。
て、 （ア） 特開昭６３ー３１１７７８によると、Ｐチャネ
ル・深い空乏層型のＭＥＳu型ＦＥＴから成る単チャネ
ル・ユニポーラトランジスタとの提案はあったが、Ｎチ
ャネル・深い空乏層型のＭＥＳu型ＦＥＴから成る単チ
ャネル・ユニポーラトランジスタの提案は無かった。
【０００３】（イ） 特開平１ー２０７９８２による
と、Ｐチャネル・深い空乏層型のＭＥＳu型ＦＥＴから
成る単チャネル・ユニポーラトランジスタとＮチャネル
・エンハンスメント型のＭＥＳu型ＦＥＴから成る単チ
ャネル・ユニポーラトランジスタの提案はあったが、Ｎ
チャネル・深い空乏層型のＭＥＳu型ＦＥＴから成る単
チャネル・ユニポーラトランジスタとＰチャネル・エン
ハンスメント型のＭＥＳu型ＦＥＴから成る単チャネル
・ユニポーラトランジスタの提案は無かった。
と、Ｐチャネル・深い空乏層型のＭＥＳu型ＦＥＴから
成る単チャネル・ユニポーラトランジスタとＮチャネル
・エンハンスメント型のＭＥＳu型ＦＥＴから成る単チ
ャネル・ユニポーラトランジスタの提案はあったが、Ｎ
チャネル・深い空乏層型のＭＥＳu型ＦＥＴから成る単
チャネル・ユニポーラトランジスタとＰチャネル・エン
ハンスメント型のＭＥＳu型ＦＥＴから成る単チャネル
・ユニポーラトランジスタの提案は無かった。
【０００４】（ウ） 特開平２ー９１９８５によると、
ＮＰＮ及びＰＮＰ構造から成る単体バイポーラトランジ
スタの提案はあった。
ＮＰＮ及びＰＮＰ構造から成る単体バイポーラトランジ
スタの提案はあった。
【０００５】
【発明が解決しようとする課題】しかし、上記従来技術
によると、酸化物超伝導体装置としては、単体トランジ
スタあるいは単チャネルＦＥＴの提案のみであり、集積
化した場合に一層の高速化あるいは低消費電力化を図る
事が出来ないと云う課題がある。
によると、酸化物超伝導体装置としては、単体トランジ
スタあるいは単チャネルＦＥＴの提案のみであり、集積
化した場合に一層の高速化あるいは低消費電力化を図る
事が出来ないと云う課題がある。
【０００６】本発明は、かかる従来技術の課題を解決
し、高速化及び低消費電力化に適した酸化物超伝導体に
よるトランジスタ構成を提供する事を目的とする。
し、高速化及び低消費電力化に適した酸化物超伝導体に
よるトランジスタ構成を提供する事を目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成する為に、本発明は、相補型超伝導体装置に
関し、（１） 正孔伝導（以下Ｐ）型酸化物超伝導体に
よるトランジスタと電子伝導（以下Ｎ）型酸化物超伝導
体によるトランジスタを相補型に形成する手段を取る事
を基本とし、（２） エミッタ・ベース・コレクタにＰ
ＮＰ接合から成るバイポーラ型トランジスタとＮＰＮ接
合から成るバイポーラ型トランジスタとを相補型に形成
する手段を取る事、及び（３） 深い空乏層（Ｄｅｅｐ
Ｄｅｐｌｅｔｉｏｎ）から成るＰチャネルＭＩＳu型
ＦＥＴとＮチャネルＭＩＳu型ＦＥＴとを相補型に形成
する手段を取る事、及び（４） ＰチャネルＭＩＳu型
ＦＥＴとＮチャネルＭＩＳu型ＦＥＴとを相補型に形成
する手段を取る事、及び（５） ＰチャネルＭＥＳu型
ＦＥＴとＮチャネルＭＥＳu型ＦＥＴとを相補型に形成
する手段を取る事、等の手段を取る。
目的を達成する為に、本発明は、相補型超伝導体装置に
関し、（１） 正孔伝導（以下Ｐ）型酸化物超伝導体に
よるトランジスタと電子伝導（以下Ｎ）型酸化物超伝導
体によるトランジスタを相補型に形成する手段を取る事
を基本とし、（２） エミッタ・ベース・コレクタにＰ
ＮＰ接合から成るバイポーラ型トランジスタとＮＰＮ接
合から成るバイポーラ型トランジスタとを相補型に形成
する手段を取る事、及び（３） 深い空乏層（Ｄｅｅｐ
Ｄｅｐｌｅｔｉｏｎ）から成るＰチャネルＭＩＳu型
ＦＥＴとＮチャネルＭＩＳu型ＦＥＴとを相補型に形成
する手段を取る事、及び（４） ＰチャネルＭＩＳu型
ＦＥＴとＮチャネルＭＩＳu型ＦＥＴとを相補型に形成
する手段を取る事、及び（５） ＰチャネルＭＥＳu型
ＦＥＴとＮチャネルＭＥＳu型ＦＥＴとを相補型に形成
する手段を取る事、等の手段を取る。
【０００８】
【実施例】以下、実施例により本発明を詳述する。
【０００９】図１は、本発明の相補型バイポーラトラン
ジスタの一実施例を示す断面図である。すなわち、チタ
ン酸ストロンチュウムや酸化マグネシュウムやサファイ
ヤあるいはシリコン上に形成した酸化膜上に後で超伝導
体膜が形成された部分を除く部分はエッチング除去され
るチタンと白金膜を形成した基板１０１上にセリュウム
・ネオジュウム・銅酸化物やトリュウム・ネオジュウム
・銅酸化物等から成るＮ型酸化物超伝導体膜１０２及び
イットリュウム・バリュウム・銅酸化物等を代表例とす
るＰ型酸化物超伝導体膜１０５を分子線エピタキシャル
法、スパッタ法あるいはＣＶＤ法等による膜形成法とホ
トエッチング法等により部分的に形成し、各々のバイポ
ーラトランジスタのコレクタ領域あるいはエミッタ領域
となし、ここではコレクタ領域として例示してある。次
に前記Ｎ型酸化物超伝導体膜１０２及びＰ型酸化物超伝
導体膜１０５上にベース領域として各々異なった伝導型
のＰ型超伝導体膜１０３およびＮ型超伝導体膜１０６を
前記と同様に分子線エピタキシャル法あるいはスパッタ
法等とホトエッチング法等により部分的に形成し、次に
ベース領域と異なった伝導型のＮ型超伝導体膜１０４お
よびＰ型超伝導体膜１０７を前記と同様に分子線エピタ
キシャル法あるいはスパッタ法等とホト・エッチング法
等により部分的に形成しエミッタあるいはコレクタ領域
となし、ここではエミッタ領域として例示してある。次
に銀膜あるいは超伝導体膜自体等からなる電極１０８、
１０９、１１０および１１１、１１２、１１３等を各々
コレクタ、ベース、エミッタ電極となして形成し、ＮＰ
ＮトランジスタとＰＮＰトランジスタとを相補型に結線
し、エミッタＥ、ベースＢおよびコレクタへの印加電圧
極性が正の＋Ｖと負のーＶとを印加する引出し電極と成
す。
ジスタの一実施例を示す断面図である。すなわち、チタ
ン酸ストロンチュウムや酸化マグネシュウムやサファイ
ヤあるいはシリコン上に形成した酸化膜上に後で超伝導
体膜が形成された部分を除く部分はエッチング除去され
るチタンと白金膜を形成した基板１０１上にセリュウム
・ネオジュウム・銅酸化物やトリュウム・ネオジュウム
・銅酸化物等から成るＮ型酸化物超伝導体膜１０２及び
イットリュウム・バリュウム・銅酸化物等を代表例とす
るＰ型酸化物超伝導体膜１０５を分子線エピタキシャル
法、スパッタ法あるいはＣＶＤ法等による膜形成法とホ
トエッチング法等により部分的に形成し、各々のバイポ
ーラトランジスタのコレクタ領域あるいはエミッタ領域
となし、ここではコレクタ領域として例示してある。次
に前記Ｎ型酸化物超伝導体膜１０２及びＰ型酸化物超伝
導体膜１０５上にベース領域として各々異なった伝導型
のＰ型超伝導体膜１０３およびＮ型超伝導体膜１０６を
前記と同様に分子線エピタキシャル法あるいはスパッタ
法等とホトエッチング法等により部分的に形成し、次に
ベース領域と異なった伝導型のＮ型超伝導体膜１０４お
よびＰ型超伝導体膜１０７を前記と同様に分子線エピタ
キシャル法あるいはスパッタ法等とホト・エッチング法
等により部分的に形成しエミッタあるいはコレクタ領域
となし、ここではエミッタ領域として例示してある。次
に銀膜あるいは超伝導体膜自体等からなる電極１０８、
１０９、１１０および１１１、１１２、１１３等を各々
コレクタ、ベース、エミッタ電極となして形成し、ＮＰ
ＮトランジスタとＰＮＰトランジスタとを相補型に結線
し、エミッタＥ、ベースＢおよびコレクタへの印加電圧
極性が正の＋Ｖと負のーＶとを印加する引出し電極と成
す。
【００１０】図２は本発明の相補型バイポーラトランジ
スタの他の実施例を示す断面図である。すなわち、基板
２０１上にＮ型超伝導体膜２０４および２０２をＮＰＮ
ラテラルトランジスタの各々エミッタおよびコレクタと
し、Ｐ型超伝導体膜２０５および２０７をＰＮＰラテラ
ルトランジスタの各々エミッタおよびコレクタとして形
成し、次にＰ型超伝導体膜２０９およびＮ型超伝導体膜
２０６を各々のトランジスタのベース領域として形成す
るが、エミッタ領域、コレクタ領域の形成とベース領域
の形成順は逆転してもよく、結果的にＰＮＰトランジス
タとＮＰＮトランジスタとをラテラルに形成し、次に電
極２０８、２０９、２１０および２１１、２１２、２１
３等を各々コレクタ、ベース、エミッタ電極となして形
成し、ＮＰＮトランジスタとＰＮＰトランジスタとを相
補型に結線し、エミッタＥ、ベースＢおよびコレクタへ
の印加電圧極性が正の＋Ｖと負のーＶとを印加する引出
し電極と成す。
スタの他の実施例を示す断面図である。すなわち、基板
２０１上にＮ型超伝導体膜２０４および２０２をＮＰＮ
ラテラルトランジスタの各々エミッタおよびコレクタと
し、Ｐ型超伝導体膜２０５および２０７をＰＮＰラテラ
ルトランジスタの各々エミッタおよびコレクタとして形
成し、次にＰ型超伝導体膜２０９およびＮ型超伝導体膜
２０６を各々のトランジスタのベース領域として形成す
るが、エミッタ領域、コレクタ領域の形成とベース領域
の形成順は逆転してもよく、結果的にＰＮＰトランジス
タとＮＰＮトランジスタとをラテラルに形成し、次に電
極２０８、２０９、２１０および２１１、２１２、２１
３等を各々コレクタ、ベース、エミッタ電極となして形
成し、ＮＰＮトランジスタとＰＮＰトランジスタとを相
補型に結線し、エミッタＥ、ベースＢおよびコレクタへ
の印加電圧極性が正の＋Ｖと負のーＶとを印加する引出
し電極と成す。
【００１１】図３は本発明の深い空乏層から成るＰチャ
ネルＭＩＳu型ＦＥＴとＮチャネルＭＩＳu型ＦＥＴとを
相補型トランジスタとした場合の一実施例を示す断面図
である。すなわち、基板３０１上にＰ型超伝導体膜３０
３とＮ型超伝導体膜３０２を１０ｎｍ厚さ程度に形成
し、次ぎにチタン酸ストロンチュウム膜や酸化マグネシ
ュウム膜やアルミナ膜あるいはシリコン酸化膜やシリコ
ン窒化膜等の絶縁膜３０４および３０５を分子線エピタ
キシャル法、スパッタ法あるいはＣＶＤ法等による膜形
成法により５ｎｍ厚さ程度に形成しゲート絶縁膜と成
し、次いで金属膜あるいは超伝導体膜自体から成る電極
３０６および３０７を形成後ホト・エッチングによりゲ
ート電極と成し、該ゲート電極をマスクとして自己整合
的な方法等により前記ゲート絶縁膜をホトエッチング
し、次ぎにソース・ドレインの電極３０８、３０９、３
１０および３１１や場合によってはゲートの電極３０６
および３０７自体とするか、あるいはその上に銀膜ある
いは超伝導体膜自体で形成し、相補型に結線して電源電
圧ＶDD、基板電圧Ｖｓｓ、信号の入力電圧ＶINおよび信
号の出力電圧 ＶOUT等を付与あるいは出力するインバ
ータ基本装置を形成する。 図４は本発明のエンハンス
メント型のＰチャネルＭＩＳu型ＦＥＴとＮチャネルＭ
ＩＳu型ＦＥＴとを相補型トランジスタとした場合一実
施例を示すの断面図である。すなわち、基板４０１上に
ＮチャネルＭＩＳu型ＦＥＴ用のＰ型超伝導体膜４０２
とＰチャネルＭＩＳu型ＦＥＴ用のＮ型超伝導体膜４０
３を１ｎｍ厚さ程度に形成し、次ぎ絶縁膜４０４および
４０５を５ｎｍ厚さ程度に形成しゲート絶縁膜と成し、
次いで金属膜あるいは超伝導体膜自体から成る電極４０
６および４０７を形成後ホト・エッチングによりゲート
電極と成し、該ゲート電極をマスクとして自己整合的な
方法等により前記ゲート絶縁膜をホトエッチングし、次
ぎにソース・ドレインの電極４０８、４０９、４１０お
よび４１１や場合によってはゲートの電極４０６および
４０７自体とするか、あるいはその上に銀膜あるいは超
伝導体膜自体で形成し、相補型に結線して電源電圧ＶD
D、基板電圧Ｖｓｓ、信号の入力電圧ＶINおよび信号の
出力電圧ＶOUT等を付与あるいは出力するインバータ基
本装置を形成する。
ネルＭＩＳu型ＦＥＴとＮチャネルＭＩＳu型ＦＥＴとを
相補型トランジスタとした場合の一実施例を示す断面図
である。すなわち、基板３０１上にＰ型超伝導体膜３０
３とＮ型超伝導体膜３０２を１０ｎｍ厚さ程度に形成
し、次ぎにチタン酸ストロンチュウム膜や酸化マグネシ
ュウム膜やアルミナ膜あるいはシリコン酸化膜やシリコ
ン窒化膜等の絶縁膜３０４および３０５を分子線エピタ
キシャル法、スパッタ法あるいはＣＶＤ法等による膜形
成法により５ｎｍ厚さ程度に形成しゲート絶縁膜と成
し、次いで金属膜あるいは超伝導体膜自体から成る電極
３０６および３０７を形成後ホト・エッチングによりゲ
ート電極と成し、該ゲート電極をマスクとして自己整合
的な方法等により前記ゲート絶縁膜をホトエッチング
し、次ぎにソース・ドレインの電極３０８、３０９、３
１０および３１１や場合によってはゲートの電極３０６
および３０７自体とするか、あるいはその上に銀膜ある
いは超伝導体膜自体で形成し、相補型に結線して電源電
圧ＶDD、基板電圧Ｖｓｓ、信号の入力電圧ＶINおよび信
号の出力電圧 ＶOUT等を付与あるいは出力するインバ
ータ基本装置を形成する。 図４は本発明のエンハンス
メント型のＰチャネルＭＩＳu型ＦＥＴとＮチャネルＭ
ＩＳu型ＦＥＴとを相補型トランジスタとした場合一実
施例を示すの断面図である。すなわち、基板４０１上に
ＮチャネルＭＩＳu型ＦＥＴ用のＰ型超伝導体膜４０２
とＰチャネルＭＩＳu型ＦＥＴ用のＮ型超伝導体膜４０
３を１ｎｍ厚さ程度に形成し、次ぎ絶縁膜４０４および
４０５を５ｎｍ厚さ程度に形成しゲート絶縁膜と成し、
次いで金属膜あるいは超伝導体膜自体から成る電極４０
６および４０７を形成後ホト・エッチングによりゲート
電極と成し、該ゲート電極をマスクとして自己整合的な
方法等により前記ゲート絶縁膜をホトエッチングし、次
ぎにソース・ドレインの電極４０８、４０９、４１０お
よび４１１や場合によってはゲートの電極４０６および
４０７自体とするか、あるいはその上に銀膜あるいは超
伝導体膜自体で形成し、相補型に結線して電源電圧ＶD
D、基板電圧Ｖｓｓ、信号の入力電圧ＶINおよび信号の
出力電圧ＶOUT等を付与あるいは出力するインバータ基
本装置を形成する。
【００１２】図５は本発明のＭＥＳu型ＦＥＴを相補型
に形成した場合の一実施例を示す断面図である。すなわ
ち、基板５０１上にＰ型超伝導体膜５０３とＮ型超伝導
体膜５０２を１０ｎｍ厚さ程度に形成し、次ぎにＮ型超
伝導体膜５０５とＮ型超伝導体膜５０４をゲート領域に
形成しそのままゲート電極とするかあるいは、その上に
金属膜から成る電極５０７および５０６を形成後ホト・
エッチングによりゲート電極と成し、、次ぎにソース・
ドレインの電極５０８、５０９、５１０および５１１や
場合によってはゲートは電極５０６および５０７自体と
するか、あるいはその上に銀膜あるいは超伝導体膜自体
で形成し、相補型に結線して電源電圧ＶDD、基板電圧Ｖ
ｓｓ、信号の入力電圧ＶINおよび信号の出力電圧 ＶOU
T等を付与あるいは出力するインバータ基本装置を形成
する。尚ＭＥＳu型ＦＥＴは次ぎの実施例を含め、いず
れも深い空乏層型のＦＥＴによる相補型のＭＥＳu型Ｆ
ＥＴと成る。
に形成した場合の一実施例を示す断面図である。すなわ
ち、基板５０１上にＰ型超伝導体膜５０３とＮ型超伝導
体膜５０２を１０ｎｍ厚さ程度に形成し、次ぎにＮ型超
伝導体膜５０５とＮ型超伝導体膜５０４をゲート領域に
形成しそのままゲート電極とするかあるいは、その上に
金属膜から成る電極５０７および５０６を形成後ホト・
エッチングによりゲート電極と成し、、次ぎにソース・
ドレインの電極５０８、５０９、５１０および５１１や
場合によってはゲートは電極５０６および５０７自体と
するか、あるいはその上に銀膜あるいは超伝導体膜自体
で形成し、相補型に結線して電源電圧ＶDD、基板電圧Ｖ
ｓｓ、信号の入力電圧ＶINおよび信号の出力電圧 ＶOU
T等を付与あるいは出力するインバータ基本装置を形成
する。尚ＭＥＳu型ＦＥＴは次ぎの実施例を含め、いず
れも深い空乏層型のＦＥＴによる相補型のＭＥＳu型Ｆ
ＥＴと成る。
【００１３】図６は本発明のＭＥＳu型ＦＥＴを相補型
に形成した場合の他の実施例を示す断面図である。すな
わち、基板６０１上にＰ型超伝導体膜６０３とＮ型超伝
導体膜６０２を１０ｎｍ厚さ程度に形成し、次ぎにその
上に白金等のショットキー接合を形成する金属膜から成
るゲートの電極６０５および６０４を形成後ホト・エッ
チングによりゲート電極と成し、次ぎにソース・ドレイ
ンの電極６０８、６０９、６１０および６１１や場合に
よってはゲートは電極６０５および６０４自体とする
か、あるいはその上に銀膜あるいは超伝導体膜自体で形
成し、相補型に結線して電源電圧 ＶDD、基板電圧Ｖｓ
ｓ、信号の入力電圧ＶINおよび信号の出力電圧 ＶOUT
等を付与あるいは出力するインバータ基本装置を形成す
る。
に形成した場合の他の実施例を示す断面図である。すな
わち、基板６０１上にＰ型超伝導体膜６０３とＮ型超伝
導体膜６０２を１０ｎｍ厚さ程度に形成し、次ぎにその
上に白金等のショットキー接合を形成する金属膜から成
るゲートの電極６０５および６０４を形成後ホト・エッ
チングによりゲート電極と成し、次ぎにソース・ドレイ
ンの電極６０８、６０９、６１０および６１１や場合に
よってはゲートは電極６０５および６０４自体とする
か、あるいはその上に銀膜あるいは超伝導体膜自体で形
成し、相補型に結線して電源電圧 ＶDD、基板電圧Ｖｓ
ｓ、信号の入力電圧ＶINおよび信号の出力電圧 ＶOUT
等を付与あるいは出力するインバータ基本装置を形成す
る。
【００１４】
【発明の効果】本発明により、超伝導体トランジスタの
一層の高速化と低消費電力化を図る事ができる効果があ
る。
一層の高速化と低消費電力化を図る事ができる効果があ
る。
【図１】 本発明の相補型バイポーラトランジスタの一
実施例を示す断面図である。
実施例を示す断面図である。
【図２】 本発明の相補型バイポーラトランジスタの他
の実施例を示す断面図である。
の実施例を示す断面図である。
【図３】 本発明の深い空乏層から成るＰチャネルＭＩ
Ｓu型ＦＥＴとＮチャネルＭＩＳu型ＦＥＴとを相補型ト
ランジスタとした場合の一実施例を示す断面図である。
Ｓu型ＦＥＴとＮチャネルＭＩＳu型ＦＥＴとを相補型ト
ランジスタとした場合の一実施例を示す断面図である。
【図４】 本発明のエンハンスメント型のＰチャネルＭ
ＩＳu型ＦＥＴとＮチャネルＭＩＳu型ＦＥＴとを相補型
トランジスタとした場合一実施例を示すの断面図であ
る。
ＩＳu型ＦＥＴとＮチャネルＭＩＳu型ＦＥＴとを相補型
トランジスタとした場合一実施例を示すの断面図であ
る。
【図５】 本発明のＭＥＳu型ＦＥＴを相補型に形成し
た場合の一実施例を示す断面図である。
た場合の一実施例を示す断面図である。
【図６】 本発明のＭＥＳu型ＦＥＴを相補型に形成し
た場合の他の実施例を示す断面図である。
た場合の他の実施例を示す断面図である。
１０１、２０１、３０１、４０１、５０１、６０１・・
・基板 １０２、１０４、１１１、２０２、２０４、２０６、３
０２、４０３、５０２、５０５、６０２・・・Ｎ（電子
伝導）型超伝導体 １０３、１０５、１０７、２０３、２０５、２０７、３
０３、４０２、５０３、５０４、６０３・・・Ｐ（正孔
伝導）型超伝導体 １０８、１０９、１１０、１１１、１１２、１１３、２
０８、２０９、２１０、２１１、２１２、２１３、３０
６、３０７、３０８、３０９、３１０、３１１、４０
６、４０７、４０８、４０９、４１０、４１１、５０
６、５０７、５０８、５０９、５１０、５１１、６０
４、６０５、６０６、６０７、６０８、６０９、６１
０、６１１、・・・電極 ３０４、３０５、４０４、４０５・・・絶縁膜 Ｅ・・・エミッタ Ｂ・・・ベース ＋Ｖ・・・正電圧 ーＶ・・・負電圧 ＶDD・・・電源電圧 ＶSS・・・基板電圧 ＶIN・・・入力電圧 ＶOUT・・・出力電圧
・基板 １０２、１０４、１１１、２０２、２０４、２０６、３
０２、４０３、５０２、５０５、６０２・・・Ｎ（電子
伝導）型超伝導体 １０３、１０５、１０７、２０３、２０５、２０７、３
０３、４０２、５０３、５０４、６０３・・・Ｐ（正孔
伝導）型超伝導体 １０８、１０９、１１０、１１１、１１２、１１３、２
０８、２０９、２１０、２１１、２１２、２１３、３０
６、３０７、３０８、３０９、３１０、３１１、４０
６、４０７、４０８、４０９、４１０、４１１、５０
６、５０７、５０８、５０９、５１０、５１１、６０
４、６０５、６０６、６０７、６０８、６０９、６１
０、６１１、・・・電極 ３０４、３０５、４０４、４０５・・・絶縁膜 Ｅ・・・エミッタ Ｂ・・・ベース ＋Ｖ・・・正電圧 ーＶ・・・負電圧 ＶDD・・・電源電圧 ＶSS・・・基板電圧 ＶIN・・・入力電圧 ＶOUT・・・出力電圧
Claims (5)
- 【請求項１】 正孔伝導（以下Ｐ）型酸化物超伝導体に
よるトランジスタと電子伝導（以下Ｎ）型酸化物超伝導
体によるトランジスタを相補型に形成する事を特徴とす
る相補型超伝導体装置。 - 【請求項２】 エミッタ・ベース・コレクタにＰＮＰ接
合から成るバイポーラ型トランジスタとＮＰＮ接合から
成るバイポーラ型トランジスタとを相補型に形成する事
を特徴とする相補型超伝導体装置。 - 【請求項３】 深い空乏層（Ｄｅｅｐ Ｄｅｐｌｅｔｉ
ｏｎ）から成るＰチャネルＭＩＳU（Ｍｅｔａｌ Ｉｎ
ｓｕｒａｔｏｒ Ｓｕｐｅｒｃｏｎｄｕｃｔｏｒ）型Ｆ
ＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ）とＮチャネル ＭＩＳu型ＦＥＴとを相補型に形成
する事を特徴とする相補型超伝導体装置。 - 【請求項４】 ＰチャネルＭＩＳu型ＦＥＴとＮチャネ
ルＭＩＳ型ＦＥＴとを相補型に形成する事を特徴とする
相補型超伝導体装置。 - 【請求項５】 ＰチャネルＭＥＳu（Ｍｅｔａｌ Ｅｌ
ｅｃｔｒｏｄｅＳｕｐｅｒｃｏｎｄｕｃｔｏｒ）型ＦＥ
ＴとＮチャネルＭＥＳu型ＦＥＴとを相補型に形成する
事を特徴とする相補型超伝導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156468A JPH065939A (ja) | 1992-06-16 | 1992-06-16 | 相補型超伝導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156468A JPH065939A (ja) | 1992-06-16 | 1992-06-16 | 相補型超伝導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065939A true JPH065939A (ja) | 1994-01-14 |
Family
ID=15628410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156468A Pending JPH065939A (ja) | 1992-06-16 | 1992-06-16 | 相補型超伝導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065939A (ja) |
-
1992
- 1992-06-16 JP JP4156468A patent/JPH065939A/ja active Pending
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