JPH0660223A - 文書認識システムの水平・垂直実行長さ平滑化回路及び文書領域分割回路 - Google Patents
文書認識システムの水平・垂直実行長さ平滑化回路及び文書領域分割回路Info
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- JPH0660223A JPH0660223A JP3144298A JP14429891A JPH0660223A JP H0660223 A JPH0660223 A JP H0660223A JP 3144298 A JP3144298 A JP 3144298A JP 14429891 A JP14429891 A JP 14429891A JP H0660223 A JPH0660223 A JP H0660223A
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Abstract
(57)【要約】
【目的】 本発明は、文書認識システムの水平・垂直実
行長さ平滑化回路及び文書領域分割回路を提供しようと
するものである。 【構成】 水平実行長さ平滑化メモリのアドレスを
“１”づつ順次増加させながらデータを読んで、そのデ
ータが高電位の場合は該高電位が連続する回数を計数し
てその計数値が水平ドレスホールド値以上の場合にその
データをそのまま維持させ、水平ドレスホールド値未満
の場合は前記計数値がクリア値になるまで“１”づつ減
算させると共に以前の高電位が開始されるアドレスに戻
って、そのアドレスを“１”づつ順次増加させながらそ
のデータを低電位に書きかえて水平実行長さ平滑化を行
う。
行長さ平滑化回路及び文書領域分割回路を提供しようと
するものである。 【構成】 水平実行長さ平滑化メモリのアドレスを
“１”づつ順次増加させながらデータを読んで、そのデ
ータが高電位の場合は該高電位が連続する回数を計数し
てその計数値が水平ドレスホールド値以上の場合にその
データをそのまま維持させ、水平ドレスホールド値未満
の場合は前記計数値がクリア値になるまで“１”づつ減
算させると共に以前の高電位が開始されるアドレスに戻
って、そのアドレスを“１”づつ順次増加させながらそ
のデータを低電位に書きかえて水平実行長さ平滑化を行
う。
Description
【０００１】
【産業上の利用分野】本発明は、文書から該文書の情報
を認識する文書認識システムに係るもので、詳しくは、
水平実行長さ平滑化（Ｈ−ＲＬＳＡ；Ｈｏｒｉｚｏｎｔ
ａｌ−ＲｕｎＬｅｎｇｔｈ Ｓｍｏｏｔｈｉｎｇ Ａｌ
ｇｏｒｉｔｈｍ）及び垂直実行長さ平滑化（Ｖ−ＲＬＳ
Ａ；Ｖｅｒｔｉｃａｌ−Ｒｕｎ Ｌｅｎｇｔｈ Ｓｍｏ
ｏｔｈｉｎｇ Ａｌｇｏｒｉｔｈｍ）をハードウエア的
に遂行し、その平滑化した両データをハードウエア的に
論理乗じて文書領域を分割し得るようにした文書認識シ
ステムの水平・垂直実行長さ平滑化回路及び文書領域分
割回路に関するものである。
を認識する文書認識システムに係るもので、詳しくは、
水平実行長さ平滑化（Ｈ−ＲＬＳＡ；Ｈｏｒｉｚｏｎｔ
ａｌ−ＲｕｎＬｅｎｇｔｈ Ｓｍｏｏｔｈｉｎｇ Ａｌ
ｇｏｒｉｔｈｍ）及び垂直実行長さ平滑化（Ｖ−ＲＬＳ
Ａ；Ｖｅｒｔｉｃａｌ−Ｒｕｎ Ｌｅｎｇｔｈ Ｓｍｏ
ｏｔｈｉｎｇ Ａｌｇｏｒｉｔｈｍ）をハードウエア的
に遂行し、その平滑化した両データをハードウエア的に
論理乗じて文書領域を分割し得るようにした文書認識シ
ステムの水平・垂直実行長さ平滑化回路及び文書領域分
割回路に関するものである。
【０００２】
【従来の技術】−般に、文書認識システムにおいては、
文書を水平方向にスキャニングしてその水平方向のデー
タを記憶させた後、垂直方向にスキャニングしてその垂
直方向のデータを記憶させ、以後、前記水平方向のデー
タは水平実行長さ平滑化過程を経る。例えば、水平方向
にスキャニングして記憶させたデータが“００１１１１
０００１１１１１１”であると仮定し、スレショルド
（Ｔｈｒｅｓｈｏｌｄ）値が“５”であると仮定すれ
ば、５回以上連続する“１”のデータのみそのまま維持
させ、５回以下連続する“１”のデータは“０”にする
ことにより“００００００００００１１１１１１”に平
滑化される。以後、前記垂直方向のデータも所定回数以
上連続するデータのみそのまま維持させ、所定回数以下
のデータは取消す垂直実行長さ平滑化過程を経る。
文書を水平方向にスキャニングしてその水平方向のデー
タを記憶させた後、垂直方向にスキャニングしてその垂
直方向のデータを記憶させ、以後、前記水平方向のデー
タは水平実行長さ平滑化過程を経る。例えば、水平方向
にスキャニングして記憶させたデータが“００１１１１
０００１１１１１１”であると仮定し、スレショルド
（Ｔｈｒｅｓｈｏｌｄ）値が“５”であると仮定すれ
ば、５回以上連続する“１”のデータのみそのまま維持
させ、５回以下連続する“１”のデータは“０”にする
ことにより“００００００００００１１１１１１”に平
滑化される。以後、前記垂直方向のデータも所定回数以
上連続するデータのみそのまま維持させ、所定回数以下
のデータは取消す垂直実行長さ平滑化過程を経る。
【０００３】このように、水平実行長さ平滑化過程を経
たデータ及び垂直実行長さ平滑化過程を経たデータを論
理的に乗ずれば、文書情報がブロックに分割され、該ブ
ロックに分割した結果に対しそのブロックの幅又は高さ
により文書のテキスト・グラフィック領域等を分割する
ようになっている。
たデータ及び垂直実行長さ平滑化過程を経たデータを論
理的に乗ずれば、文書情報がブロックに分割され、該ブ
ロックに分割した結果に対しそのブロックの幅又は高さ
により文書のテキスト・グラフィック領域等を分割する
ようになっている。
【０００４】
【発明が解決しようとする課題】然るに、このような文
書認識システムにおいては、水平実行長さ平滑化及び垂
直実行長さ平滑化をマイクロプロセッサーでソフトウエ
ア的に処理するようになっており、その平滑化したデー
タを論理的に乗ずるにおいて、ソフトウエア的に処理す
るようになっているため、システムにおけるマイクロプ
ロセッサーの処理業務が多くなり、よって、その処理速
度が遅くなるという欠点があった。
書認識システムにおいては、水平実行長さ平滑化及び垂
直実行長さ平滑化をマイクロプロセッサーでソフトウエ
ア的に処理するようになっており、その平滑化したデー
タを論理的に乗ずるにおいて、ソフトウエア的に処理す
るようになっているため、システムにおけるマイクロプ
ロセッサーの処理業務が多くなり、よって、その処理速
度が遅くなるという欠点があった。
【０００５】それで、このような問題点を解決するため
本発明者達は研究を重ねた結果、次のような文書認識シ
ステムの水平・垂直実行長さ平滑化回路及び文書領域分
割回路を提供しようとするものである。
本発明者達は研究を重ねた結果、次のような文書認識シ
ステムの水平・垂直実行長さ平滑化回路及び文書領域分
割回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明の目的は、文書を
水平方向にスキャニングして記憶させた水平方向のデー
タをマイクロプロセッサーのプログラムによらずに直接
ハードウエア的に水平実行長さ平滑化を行う水平実行長
さ平滑化回路と、文書を垂直方向にスキャニングし記憶
させた垂直方向のデータをマイクロプロセッサーのプロ
グラムによらずに直接ハードウエア的に垂直実行長さ平
滑化を行う垂直実行長さ平滑化回路と、それら水平・垂
直実行長さ平滑化を行ったデータをハードウエア的に直
接論理乗じ得る文書領域分割回路を提供しようとするも
のである。
水平方向にスキャニングして記憶させた水平方向のデー
タをマイクロプロセッサーのプログラムによらずに直接
ハードウエア的に水平実行長さ平滑化を行う水平実行長
さ平滑化回路と、文書を垂直方向にスキャニングし記憶
させた垂直方向のデータをマイクロプロセッサーのプロ
グラムによらずに直接ハードウエア的に垂直実行長さ平
滑化を行う垂直実行長さ平滑化回路と、それら水平・垂
直実行長さ平滑化を行ったデータをハードウエア的に直
接論理乗じ得る文書領域分割回路を提供しようとするも
のである。
【０００７】
【作用】そして、このような本発明の目的は、水平方向
のデータを記憶させたメモリのアドレスを１づつ順次に
増加させながらデータを読んで、そのデータが“１”又
は“０”であるかを比較判別し、そのデータが“１”の
場合は“１”が連続する回数を計数し、そのデータが
“１”から“０”になる場合は、前記計数値を水平ドレ
スホールド（Ｔｈｒｅｓ ｈｏｌｄ）値と比較する。そ
の計数値が水平ドレスホールド値以上の場合は、前記計
数値をクリアすると共に前記データをそのまま維持させ
る。前記計数値が水平ドレスホールド値より小さい場合
は前記計数値がクリア値になるまで１づつ減算させると
共に以前の“１”が開始されるアドレスに戻ってそのア
ドレスを１づつ順次に増加させながら“０”に書き換え
て水平実行長さ平滑化を行う。且つ、垂直方向のデータ
を記憶させたメモリのアドレスをオフセット値づつ順次
に増加させながらデータを読んで、そのデータが“１”
又は“０”であるかを比較判別する。そのデータが
“１”の場合はその“１”が連続する回数を計数し、そ
のデータが“１”になるときは前記計数値を垂直ドレス
ホールド値と比較する。その計数値が垂直ドレスホール
ド値以上の場合は前記計数値をクリアすると共に前記デ
ータをそのまま維持させる。前記計数値が垂直ドレスホ
ールド値より小さい場合は前記計数値がクリア値になる
まで１づつ減算させると共に以前の“１”が開始される
アドレスに戻ってそのアドレスをオフセット値づつ順次
に増加させながら“０”に書き換えて垂直実行長さの平
滑化を行う。以後、前記のように行って記憶させた水平
実行長さ平滑化メモリ及び垂直実行長さ平滑化メモリの
アドレスをシステムクロックを計数するカウンターの計
数信号により順次に同時に指定して前記システムクロッ
クの半週期間にその指定したアドレスのデータを読んだ
後、ビット別にアンド調合する。そのアンド調合したデ
ータを前記システムクロックの他の半週期間に前記水平
実行長さ平滑化メモリの指定したアドレスに記憶するこ
とにより達成される。
のデータを記憶させたメモリのアドレスを１づつ順次に
増加させながらデータを読んで、そのデータが“１”又
は“０”であるかを比較判別し、そのデータが“１”の
場合は“１”が連続する回数を計数し、そのデータが
“１”から“０”になる場合は、前記計数値を水平ドレ
スホールド（Ｔｈｒｅｓ ｈｏｌｄ）値と比較する。そ
の計数値が水平ドレスホールド値以上の場合は、前記計
数値をクリアすると共に前記データをそのまま維持させ
る。前記計数値が水平ドレスホールド値より小さい場合
は前記計数値がクリア値になるまで１づつ減算させると
共に以前の“１”が開始されるアドレスに戻ってそのア
ドレスを１づつ順次に増加させながら“０”に書き換え
て水平実行長さ平滑化を行う。且つ、垂直方向のデータ
を記憶させたメモリのアドレスをオフセット値づつ順次
に増加させながらデータを読んで、そのデータが“１”
又は“０”であるかを比較判別する。そのデータが
“１”の場合はその“１”が連続する回数を計数し、そ
のデータが“１”になるときは前記計数値を垂直ドレス
ホールド値と比較する。その計数値が垂直ドレスホール
ド値以上の場合は前記計数値をクリアすると共に前記デ
ータをそのまま維持させる。前記計数値が垂直ドレスホ
ールド値より小さい場合は前記計数値がクリア値になる
まで１づつ減算させると共に以前の“１”が開始される
アドレスに戻ってそのアドレスをオフセット値づつ順次
に増加させながら“０”に書き換えて垂直実行長さの平
滑化を行う。以後、前記のように行って記憶させた水平
実行長さ平滑化メモリ及び垂直実行長さ平滑化メモリの
アドレスをシステムクロックを計数するカウンターの計
数信号により順次に同時に指定して前記システムクロッ
クの半週期間にその指定したアドレスのデータを読んだ
後、ビット別にアンド調合する。そのアンド調合したデ
ータを前記システムクロックの他の半週期間に前記水平
実行長さ平滑化メモリの指定したアドレスに記憶するこ
とにより達成される。
【０００８】
【実施例】以下、本発明の実施例に対し、図面を用いて
詳細に説明する。第１図は本発明に係る水平実行長さ平
滑化回路図で、図面に示したように、システムクロック
信号φ１を計数してアドレス信号に出力するアドレス発
生カウンター１１０と、水平方向のデータが記憶され前
記アドレス発生カウンター１１０のアドレス信号が入力
される水平実行長さ平滑化（以下、Ｈ−ＲＬＳＡと称
す）メモリ１２０と、該Ｈ−ＲＬＳＡメモリ１２０のラ
イト時に前記システムクロック信号φ１をカウントクロ
ック信号に印加すると共にそのＨ−ＲＬＳＡメモリ１２
０に低電位のデータを印加し、前記Ｈ−ＲＬＳＡメモリ
１２０のリード時にそのリードデータを基準信号Ｂ＋と
比較し、同様な場合は前記システムクロック信号φ１を
カウントクロック信号に供給し、同様でない初期状態に
おいて比較イネーブル信号を出力するカウント制御部１
３０と、前記Ｈ−ＲＬＳＡメモリ１２０のリード／ライ
ト状態により前記カウント制御部１３０で出力するシス
テムクロック信号φ１をアップ／ダウン計数し、その計
数値を前記カウント制御部１３０で比較イネーブル信号
が出力するとき水平ドレス値と比較し、その比較結果に
よりリード／ライト制御信号を出力するリード／ライト
制御部１４０と、該リード／ライト制御部１４０でライ
ト制御信号が出力する初期状態において前記アドレス発
生カウンター１１０の出力アドレス値に前記リード／ラ
イト制御部１４０の計数値を減算させた後その値を前記
アドレス発生カウンター１１０にロード（Ｌｏａｄ）さ
せるライトアドレス設定部１５０とにより本発明に係る
水平実行長さ平滑化回路が構成されている。
詳細に説明する。第１図は本発明に係る水平実行長さ平
滑化回路図で、図面に示したように、システムクロック
信号φ１を計数してアドレス信号に出力するアドレス発
生カウンター１１０と、水平方向のデータが記憶され前
記アドレス発生カウンター１１０のアドレス信号が入力
される水平実行長さ平滑化（以下、Ｈ−ＲＬＳＡと称
す）メモリ１２０と、該Ｈ−ＲＬＳＡメモリ１２０のラ
イト時に前記システムクロック信号φ１をカウントクロ
ック信号に印加すると共にそのＨ−ＲＬＳＡメモリ１２
０に低電位のデータを印加し、前記Ｈ−ＲＬＳＡメモリ
１２０のリード時にそのリードデータを基準信号Ｂ＋と
比較し、同様な場合は前記システムクロック信号φ１を
カウントクロック信号に供給し、同様でない初期状態に
おいて比較イネーブル信号を出力するカウント制御部１
３０と、前記Ｈ−ＲＬＳＡメモリ１２０のリード／ライ
ト状態により前記カウント制御部１３０で出力するシス
テムクロック信号φ１をアップ／ダウン計数し、その計
数値を前記カウント制御部１３０で比較イネーブル信号
が出力するとき水平ドレス値と比較し、その比較結果に
よりリード／ライト制御信号を出力するリード／ライト
制御部１４０と、該リード／ライト制御部１４０でライ
ト制御信号が出力する初期状態において前記アドレス発
生カウンター１１０の出力アドレス値に前記リード／ラ
イト制御部１４０の計数値を減算させた後その値を前記
アドレス発生カウンター１１０にロード（Ｌｏａｄ）さ
せるライトアドレス設定部１５０とにより本発明に係る
水平実行長さ平滑化回路が構成されている。
【０００９】又、前記カウント制御部１３０は、Ｈ−Ｒ
ＬＳＡメモリ１２０のリード時にそのＨ−ＲＬＳＡメモ
リ１２０に低電位のデータを印加するバッファー１３１
と、前記Ｈ−ＲＬＳＡメモリ１２０のリード時にそのリ
ードデータを基準信号Ｂ＋と比較する比較器１３２と、
該比較器１３２の出力端子（Ａ＝Ｂ）信号を反転するイ
ンバーター１３３及びそのインバーター１３３の出力信
号とシステムクロック信号φ１を論理合わせるオアゲー
ト１３４、前記Ｈ−ＲＬＳＡメモリ１２０のリード／ラ
イト制御信号とシステムクロック信号φ１を論理合わせ
るオアゲート１３５、前記オアゲート１３４・１３５の
出力信号を論理乗じてカウントクロック信号に供給する
アンドゲート１３６と、前記比較器１３２の出力端子
（Ａ＜Ｂ）信号によりパルスの比較イネーブル信号を出
力するモノマルチバイブレーター１３７とにより構成さ
れている。且つ、前記リード／ライト制御部１４０は、
前記Ｈ−ＲＬＳＡメモリ１２０のリード／ライト状態に
より前記カウント制御部１３０で出力するシステムクロ
ック信号φ１をアップ／ダウン計数するアップ／ダウン
カウンター１４１と、水平方向のドレス値が設定された
ドレスホールド設定部１４２と、前記カウント制御部１
３０で比較イネーブル信号が出力するとき前記ドレスホ
ールド設定部１４２のドレス値と前記アップ／ダウンカ
ウンター１４１の計数値を比較する比較器１４３と、前
記アップ／ダウンカウンター１４１のキャリ信号を反転
するインバーター１４４と、該インバーター１４４の出
力信号によりリード制御信号を出力し前記比較器１４３
の出力端子（Ａ＜Ｂ）信号によりリード制御信号を出力
するフリップフロップ１４５と、前記比較器１４３の出
力端子（Ａ≧Ｂ）信号によりパルス信号を発生して前記
アップ／ダウンカウンター１４１にクリア信号として印
加するモノマルチバイブレーター１４６とにより構成さ
れている。
ＬＳＡメモリ１２０のリード時にそのＨ−ＲＬＳＡメモ
リ１２０に低電位のデータを印加するバッファー１３１
と、前記Ｈ−ＲＬＳＡメモリ１２０のリード時にそのリ
ードデータを基準信号Ｂ＋と比較する比較器１３２と、
該比較器１３２の出力端子（Ａ＝Ｂ）信号を反転するイ
ンバーター１３３及びそのインバーター１３３の出力信
号とシステムクロック信号φ１を論理合わせるオアゲー
ト１３４、前記Ｈ−ＲＬＳＡメモリ１２０のリード／ラ
イト制御信号とシステムクロック信号φ１を論理合わせ
るオアゲート１３５、前記オアゲート１３４・１３５の
出力信号を論理乗じてカウントクロック信号に供給する
アンドゲート１３６と、前記比較器１３２の出力端子
（Ａ＜Ｂ）信号によりパルスの比較イネーブル信号を出
力するモノマルチバイブレーター１３７とにより構成さ
れている。且つ、前記リード／ライト制御部１４０は、
前記Ｈ−ＲＬＳＡメモリ１２０のリード／ライト状態に
より前記カウント制御部１３０で出力するシステムクロ
ック信号φ１をアップ／ダウン計数するアップ／ダウン
カウンター１４１と、水平方向のドレス値が設定された
ドレスホールド設定部１４２と、前記カウント制御部１
３０で比較イネーブル信号が出力するとき前記ドレスホ
ールド設定部１４２のドレス値と前記アップ／ダウンカ
ウンター１４１の計数値を比較する比較器１４３と、前
記アップ／ダウンカウンター１４１のキャリ信号を反転
するインバーター１４４と、該インバーター１４４の出
力信号によりリード制御信号を出力し前記比較器１４３
の出力端子（Ａ＜Ｂ）信号によりリード制御信号を出力
するフリップフロップ１４５と、前記比較器１４３の出
力端子（Ａ≧Ｂ）信号によりパルス信号を発生して前記
アップ／ダウンカウンター１４１にクリア信号として印
加するモノマルチバイブレーター１４６とにより構成さ
れている。
【００１０】更に、前記ライトアドレス設定部１５０
は、前記リード／ライト制御部１４０のライト制御信号
により前記アドレス発生カウンター１１０のアドレス信
号をラッチするラッチ１５１と、前記リード／ライト制
御部１４０のライト制御信号により前記ラッチ１５１の
出力信号に前記リード／ライト制御部１４０の計数値を
減算させ前記アドレス発生カウンター１１０にロードデ
ータとして印加する減算器１５２と、前記ライト制御信
号によりパルス信号を発生して前記アドレス発生カウン
ター１１０にロード制御信号として印加するモノマルチ
バイブレーター１５３とにより構成されている。
は、前記リード／ライト制御部１４０のライト制御信号
により前記アドレス発生カウンター１１０のアドレス信
号をラッチするラッチ１５１と、前記リード／ライト制
御部１４０のライト制御信号により前記ラッチ１５１の
出力信号に前記リード／ライト制御部１４０の計数値を
減算させ前記アドレス発生カウンター１１０にロードデ
ータとして印加する減算器１５２と、前記ライト制御信
号によりパルス信号を発生して前記アドレス発生カウン
ター１１０にロード制御信号として印加するモノマルチ
バイブレーター１５３とにより構成されている。
【００１１】そして、第２図は本発明に係る垂直実行長
さ平滑化回路図で、図面に示したように、水平のピクセ
ル個数をオフセット値に貯蔵して出力すると共に垂直の
ピクセル個数を貯蔵し、その垂直のピクセル個数だけリ
ード完了時毎にキャリ信号を発生し、開始アドレス値を
ロードして出力し、前記キャリ信号の発生時毎に前記開
始アドレス値を増加させて次の垂直列の開始アドレス値
に出力する開始アドレス設定部２１０と、該開始アドレ
ス設定部２１０で開始アドレス値が出力するときから前
記キャリ信号が前記オフセット値だけ発生されるまでシ
ステムクロック信号を供給するシステムクロック供給部
２２０と、前記開始アドレス設定部２１０の開始アドレ
ス値を前記システムクロック信号φ１によりロードして
出力するアドレス発生カウンター２３０と、垂直方向の
データが記憶され前記アドレス発生カウンター２３０の
アドレス信号を受けてアクセスされる垂直実行長さ平滑
化（ＶーＲＬＳＡと以下には称す）メモリ２４０と、該
Ｖ−ＲＬＳＡメモリ２４０のライト時に前記システムク
ロック信号φ１をカウントクロック信号に印加すると共
にそのＶ−ＲＬＳＡメモリ２４０に低電位のデータを供
給し、前記Ｖ−ＲＬＳＡメモリ２４０のリード時にその
リードデータを基準信号Ｂ＋と比較し、同様である場合
前記システムクロック信号φ１をカウントクロック信号
に供給し、同様でない初期状態においては比較イネーブ
ル信号を出力するカウント制御部２５０と、前記Ｖ−Ｒ
ＬＳＡメモリ２４０のリード／ライト状態により前記カ
ウント制御部２５０で出力するシステムクロック信号φ
１をアップ／ダウン計数し、その計数値を前記カウント
制御部１３０で比較イネーブル信号が出力するとき水平
アドレス値と比較し、その比較結果によりリード／ライ
ト制御信号を出力するリード／ライト制御部２６０と、
前記アドレス発生カウンター２３０のアドレス信号値に
前記開始アドレス設定部２１０のオフセット値を加算し
た後前記システムクロック信号φ１によりそのアドレス
発生カウンター２３０にロードさせ、前記開始アドレス
設定部２１０のオフセット値に前記リード／ライト制御
部２６０の計数値を乗じた後前記アドレス発生カウンタ
ー２３０のアドレス信号値に減算させ、その残りの値を
前記リード／ライト制御部２６０にライト制御信号が出
力する初期状態で前記アドレス発生カウンター２３０に
ロードさせるアドレス再設定部２７０とにより本発明に
係る垂直実行長さ平滑化回路が構成されている。
さ平滑化回路図で、図面に示したように、水平のピクセ
ル個数をオフセット値に貯蔵して出力すると共に垂直の
ピクセル個数を貯蔵し、その垂直のピクセル個数だけリ
ード完了時毎にキャリ信号を発生し、開始アドレス値を
ロードして出力し、前記キャリ信号の発生時毎に前記開
始アドレス値を増加させて次の垂直列の開始アドレス値
に出力する開始アドレス設定部２１０と、該開始アドレ
ス設定部２１０で開始アドレス値が出力するときから前
記キャリ信号が前記オフセット値だけ発生されるまでシ
ステムクロック信号を供給するシステムクロック供給部
２２０と、前記開始アドレス設定部２１０の開始アドレ
ス値を前記システムクロック信号φ１によりロードして
出力するアドレス発生カウンター２３０と、垂直方向の
データが記憶され前記アドレス発生カウンター２３０の
アドレス信号を受けてアクセスされる垂直実行長さ平滑
化（ＶーＲＬＳＡと以下には称す）メモリ２４０と、該
Ｖ−ＲＬＳＡメモリ２４０のライト時に前記システムク
ロック信号φ１をカウントクロック信号に印加すると共
にそのＶ−ＲＬＳＡメモリ２４０に低電位のデータを供
給し、前記Ｖ−ＲＬＳＡメモリ２４０のリード時にその
リードデータを基準信号Ｂ＋と比較し、同様である場合
前記システムクロック信号φ１をカウントクロック信号
に供給し、同様でない初期状態においては比較イネーブ
ル信号を出力するカウント制御部２５０と、前記Ｖ−Ｒ
ＬＳＡメモリ２４０のリード／ライト状態により前記カ
ウント制御部２５０で出力するシステムクロック信号φ
１をアップ／ダウン計数し、その計数値を前記カウント
制御部１３０で比較イネーブル信号が出力するとき水平
アドレス値と比較し、その比較結果によりリード／ライ
ト制御信号を出力するリード／ライト制御部２６０と、
前記アドレス発生カウンター２３０のアドレス信号値に
前記開始アドレス設定部２１０のオフセット値を加算し
た後前記システムクロック信号φ１によりそのアドレス
発生カウンター２３０にロードさせ、前記開始アドレス
設定部２１０のオフセット値に前記リード／ライト制御
部２６０の計数値を乗じた後前記アドレス発生カウンタ
ー２３０のアドレス信号値に減算させ、その残りの値を
前記リード／ライト制御部２６０にライト制御信号が出
力する初期状態で前記アドレス発生カウンター２３０に
ロードさせるアドレス再設定部２７０とにより本発明に
係る垂直実行長さ平滑化回路が構成されている。
【００１２】又、前記開始アドレス設定部２１０は、水
平設定制御信号１０１により水平のピクセル個数をオフ
セット値に貯蔵して出力するラッチ２１１と、垂直設定
制御信号１０３により垂直のピクセル個数を貯蔵して出
力するラッチ２１３と、リード／ライト制御部２６０で
リード制御信号が出力する状態においてシステムクロッ
ク信号φ１を通過させるアンドゲート２１８と、前記ラ
ッチ２１３の出力信号をロード信号に受け前記アンドゲ
ート２１８の出力信号をダウンカウントしてキャリ信号
を発生するダウンカウンター２１５と、該ダウンカウン
ター２１５のキャリ信号を前記リード／ライト制御部２
６０でリード制御信号が出力するとき通過させるバッフ
ァー２１７と、該バッファー２１７の出力信号及び前記
垂直設定制御信号１０３をアンド調合して前記ダウンカ
ウンター２１５にロード制御信号として印加するアンド
ゲート２１６と、開始設定制御信号１０２により開始ア
ドレスをロードし、前記ダウンカウンター２１５のキャ
リ信号をアップカウントするアップカウンター２１２
と、前記アンドゲート２１６の出力信号制御を受け前記
アップカウンター２１２の出力信号を通過させるバッフ
ァー２１４とにより構成されている。且つ、前記システ
ムクロック供給部２２０は、垂直設定制御信号１０３を
クロック信号に受け高電位信号を出力するフリップフロ
ップ２２３と、該フリップフロップ２２３の出力信号と
基準クロック信号φを論理乗じてシステムクロック信号
φ１に供給するアンドゲート２２５と、開始アドレス設
定部２１０のキャリ信号をアップカウントするアップカ
ウンター２２４と、該アップカウンター２２４の計数信
号を開始アドレス設定部２１０のオフセット値と比較す
る比較器２２１と、該比較器２２１の出力端子（Ａ＝
Ｂ）信号によりパルス信号を発生して前記フリップフロ
ップ２２３にクリア信号として印加するモノマルチバイ
ブレーター２２２とにより構成されている。更に、前記
カウント制御部２５０は、Ｖ−ＲＬＳＡメモリ２４０の
ライト時に該Ｖ−ＲＬＳＡメモリ２４０に低電位のデー
タを印加するバッファー２５１と、前記Ｖ−ＲＬＳＡメ
モリ２４０のリード時にそのリードデータを基準信号Ｂ
＋と比較する比較器２５２と、該比較器２５２の出力端
子（Ａ＝Ｂ）信号をシステムクロック信号φ１と論理乗
ずるアンドゲート２５３と、前記Ｖ−ＲＬＳＡメモリ２
４０のリード／ライト状態により前記アンドゲート２５
３の出力信号及びシステムクロック信号φ１を選択して
カウントクロック信号に供給するセレクター２５４と、
前記比較器２５２の出力端子（Ａ＜Ｂ）信号によりパル
ス信号を発生して比較イネーブル信号を供給するモノマ
ルチバイブレーター２５５とにより構成されている。
平設定制御信号１０１により水平のピクセル個数をオフ
セット値に貯蔵して出力するラッチ２１１と、垂直設定
制御信号１０３により垂直のピクセル個数を貯蔵して出
力するラッチ２１３と、リード／ライト制御部２６０で
リード制御信号が出力する状態においてシステムクロッ
ク信号φ１を通過させるアンドゲート２１８と、前記ラ
ッチ２１３の出力信号をロード信号に受け前記アンドゲ
ート２１８の出力信号をダウンカウントしてキャリ信号
を発生するダウンカウンター２１５と、該ダウンカウン
ター２１５のキャリ信号を前記リード／ライト制御部２
６０でリード制御信号が出力するとき通過させるバッフ
ァー２１７と、該バッファー２１７の出力信号及び前記
垂直設定制御信号１０３をアンド調合して前記ダウンカ
ウンター２１５にロード制御信号として印加するアンド
ゲート２１６と、開始設定制御信号１０２により開始ア
ドレスをロードし、前記ダウンカウンター２１５のキャ
リ信号をアップカウントするアップカウンター２１２
と、前記アンドゲート２１６の出力信号制御を受け前記
アップカウンター２１２の出力信号を通過させるバッフ
ァー２１４とにより構成されている。且つ、前記システ
ムクロック供給部２２０は、垂直設定制御信号１０３を
クロック信号に受け高電位信号を出力するフリップフロ
ップ２２３と、該フリップフロップ２２３の出力信号と
基準クロック信号φを論理乗じてシステムクロック信号
φ１に供給するアンドゲート２２５と、開始アドレス設
定部２１０のキャリ信号をアップカウントするアップカ
ウンター２２４と、該アップカウンター２２４の計数信
号を開始アドレス設定部２１０のオフセット値と比較す
る比較器２２１と、該比較器２２１の出力端子（Ａ＝
Ｂ）信号によりパルス信号を発生して前記フリップフロ
ップ２２３にクリア信号として印加するモノマルチバイ
ブレーター２２２とにより構成されている。更に、前記
カウント制御部２５０は、Ｖ−ＲＬＳＡメモリ２４０の
ライト時に該Ｖ−ＲＬＳＡメモリ２４０に低電位のデー
タを印加するバッファー２５１と、前記Ｖ−ＲＬＳＡメ
モリ２４０のリード時にそのリードデータを基準信号Ｂ
＋と比較する比較器２５２と、該比較器２５２の出力端
子（Ａ＝Ｂ）信号をシステムクロック信号φ１と論理乗
ずるアンドゲート２５３と、前記Ｖ−ＲＬＳＡメモリ２
４０のリード／ライト状態により前記アンドゲート２５
３の出力信号及びシステムクロック信号φ１を選択して
カウントクロック信号に供給するセレクター２５４と、
前記比較器２５２の出力端子（Ａ＜Ｂ）信号によりパル
ス信号を発生して比較イネーブル信号を供給するモノマ
ルチバイブレーター２５５とにより構成されている。
【００１３】そして、前記リード／ライト制御部２６０
は、Ｖ−ＲＬＳＡメモリ２４０のリード／ライト状態に
よりカウント制御部２５０で出力するシステムクロック
信号φ１をアップ／ダウン計数するアップ／ダウンカウ
ンター２６１と、垂直方向のドレス値が設定されたドレ
スホールド設定部２６４と、カウント制御部２５０の比
較イネーブル信号及び開始アドレス設定部２１０のキャ
リ信号をアンド調合するアンドゲート２６２と、該アン
ドゲート２６２の出力信号によりイネーブルされ前記ア
ップ／ダウンカウンター２６１の計数値を前記ドレスホ
ールド設定部２６４のドレス値と比較する比較器２６３
と、該比較器２６３の出力端子（Ａ＞Ｂ）信号によりパ
ルス信号を出力するモノマルチバイブレーター２６６
と、該モノマルチバイブレーター２６６のパルス信号及
び前記アップ／ダウンカウンター２６１のキャリ信号を
アンド調合してそのアップ／ダウンカウンター２６１に
クリア信号として印加するアンドゲート２６７と、前記
アップ／ダウンカウンター２６１のキャリ信号及びリセ
ット信号ＲＳＴ＊をアンド調合するアンドゲート２６５
及びそのアンドゲート２６５の出力信号によりリード制
御信号を出力し前記比較器２６３の出力端子（Ａ＜Ｂ）
信号によりライト制御信号を出力するフリップフロップ
２６８とにより構成されている。又、前記アドレス再設
定部２７０は、アドレス発生カウンター２３０のアドレ
ス信号値に開始アドレス設定部２１０のオフセット値を
加算する加算器２７１と、リード／ライト制御部２６０
のカウント値に前記オフセット値を乗ずるマルチプライ
ア２７２と、前記アドレス発生カウンター２３０のアド
レス信号値に前記マルチプライア２７２の出力信号値を
減算させる減算器２７３と、リード／ライト制御部２６
０のライト制御信号によりパルス信号を発生するモノマ
ルチバイブレーター２７４と、開始アドレス設定部２１
０の出力イネーブル信号及び前記モノマルチバイブレー
ター２７４のパルス信号を夫々反転するインバーター２
７５・２７６及び該インバーター２７５・２７６の出力
信号及びシステムクロック信号φ１をオア調合するオア
ゲート２７７と、該オアゲート２７７の出力信号により
前記加算器２７１の出力信号を通過させて前記アドレス
発生カウンター２３０にロード信号として印加するバッ
ファー２７８と、前記モノマルチバイブレーター２７４
のパルス信号により前記減算器２７３の出力信号を通過
させて前記アドレス発生カウンター２３０にロード信号
として印加するバッファー２７９とにより構成されてい
る。且つ、第３図は第２図に示したＶ−ＲＬＳＡメモリ
２４０のピクセルデータ例示図で、（Ａ）は元来のピク
セルデータ例示表で、（Ｂ）は垂直方向のドレス値が３
の場合、前記（Ａ）のピクセルデータを平滑化した例示
表である。更に、第４図は第２図に示したＶ−ＲＬＳＡ
メモリ２４０のマップを示した説明図で、第５図は第２
図に示した回路の動作過程のフローチャートである。
は、Ｖ−ＲＬＳＡメモリ２４０のリード／ライト状態に
よりカウント制御部２５０で出力するシステムクロック
信号φ１をアップ／ダウン計数するアップ／ダウンカウ
ンター２６１と、垂直方向のドレス値が設定されたドレ
スホールド設定部２６４と、カウント制御部２５０の比
較イネーブル信号及び開始アドレス設定部２１０のキャ
リ信号をアンド調合するアンドゲート２６２と、該アン
ドゲート２６２の出力信号によりイネーブルされ前記ア
ップ／ダウンカウンター２６１の計数値を前記ドレスホ
ールド設定部２６４のドレス値と比較する比較器２６３
と、該比較器２６３の出力端子（Ａ＞Ｂ）信号によりパ
ルス信号を出力するモノマルチバイブレーター２６６
と、該モノマルチバイブレーター２６６のパルス信号及
び前記アップ／ダウンカウンター２６１のキャリ信号を
アンド調合してそのアップ／ダウンカウンター２６１に
クリア信号として印加するアンドゲート２６７と、前記
アップ／ダウンカウンター２６１のキャリ信号及びリセ
ット信号ＲＳＴ＊をアンド調合するアンドゲート２６５
及びそのアンドゲート２６５の出力信号によりリード制
御信号を出力し前記比較器２６３の出力端子（Ａ＜Ｂ）
信号によりライト制御信号を出力するフリップフロップ
２６８とにより構成されている。又、前記アドレス再設
定部２７０は、アドレス発生カウンター２３０のアドレ
ス信号値に開始アドレス設定部２１０のオフセット値を
加算する加算器２７１と、リード／ライト制御部２６０
のカウント値に前記オフセット値を乗ずるマルチプライ
ア２７２と、前記アドレス発生カウンター２３０のアド
レス信号値に前記マルチプライア２７２の出力信号値を
減算させる減算器２７３と、リード／ライト制御部２６
０のライト制御信号によりパルス信号を発生するモノマ
ルチバイブレーター２７４と、開始アドレス設定部２１
０の出力イネーブル信号及び前記モノマルチバイブレー
ター２７４のパルス信号を夫々反転するインバーター２
７５・２７６及び該インバーター２７５・２７６の出力
信号及びシステムクロック信号φ１をオア調合するオア
ゲート２７７と、該オアゲート２７７の出力信号により
前記加算器２７１の出力信号を通過させて前記アドレス
発生カウンター２３０にロード信号として印加するバッ
ファー２７８と、前記モノマルチバイブレーター２７４
のパルス信号により前記減算器２７３の出力信号を通過
させて前記アドレス発生カウンター２３０にロード信号
として印加するバッファー２７９とにより構成されてい
る。且つ、第３図は第２図に示したＶ−ＲＬＳＡメモリ
２４０のピクセルデータ例示図で、（Ａ）は元来のピク
セルデータ例示表で、（Ｂ）は垂直方向のドレス値が３
の場合、前記（Ａ）のピクセルデータを平滑化した例示
表である。更に、第４図は第２図に示したＶ−ＲＬＳＡ
メモリ２４０のマップを示した説明図で、第５図は第２
図に示した回路の動作過程のフローチャートである。
【００１４】そして、第６図は本発明に係る文書領域分
割回路図で、図面に示したように、水平実行長さ平滑化
を行うＨ−ＲＬＳＡ回路１００及び垂直実行長さ平滑化
を行うＶ−ＲＬＳＡ回路２００と、該Ｖ−ＲＬＳＡ回路
２００の完了信号ＥＳによりシステムクロック信号φ１
を供給し、該システムクロック信号φ１を計数して水平
・垂直アドレス信号に出力すると共に前記システムクロ
ック信号φ１が所定回数出力するときそのシステムクロ
ック信号φ１の供給を中断するシステムクロック及びア
ドレス供給部３１０と、前記Ｖ−ＲＬＳＡ回路２００の
完了信号ＥＳ出力与否により前記Ｈ−ＲＬＳＡ回路１０
０の水平アドレス信号及びＶ−ＲＬＳＡ回路２００の垂
直アドレス信号又は前記システムクロック及びアドレス
供給部３１０の計数信号を選択して水平・垂直アドレス
信号に出力すると共に前記Ｈ−ＲＬＳＡ回路１００の水
平リード／ライト制御信号Ｒ／Ｗ＊又は前記システムク
ロック信号φ１を選択して水平リード／ライト制御信号
に出力し、前記Ｖ−ＲＬＳＡ回路２００のリード／ライ
ト制御信号Ｒ／Ｗ＊又は前記Ｖ−ＲＬＳＡ回路２００の
完了信号ＥＳ＊を選択して垂直リード／ライト制御信号
に出力するアドレス及びリード／ライト選択部３２０
と、該アドレス及びリード／ライト選択部３２０の水平
・垂直アドレスによりアクセスされ、リード／ライト制
御信号によりリード／ライト状態になるＨ−ＲＬＳＡメ
モリ１２０及びＶ−ＲＬＳＡメモリ２４０と、該Ｈ−Ｒ
ＬＳＡメモリ１２０及びＶ−ＲＬＳＡメモリ２４０の出
力データをビット別に論理乗ずるアンドゲート３３０
と、該アンドゲート部３３０の出力信号を前記システム
クロック信号φ１の半週期間に通過させ前記Ｈ−ＲＬＳ
Ａメモリ１２０に記録データとして印加するバッファー
３４０とにより本発明に係る文書領域分割回路が構成さ
れている。又、前記システムクロック及びアドレス供給
部３１０は、Ｖ−ＲＬＳＡ回路２００の完了信号ＥＳ及
び基準クロック信号φを論理合わせるオアゲート３１１
と、該オアゲート３１１の出力信号をクロック信号に受
けシステムクロック信号φ１として出力するフリップフ
ロップ３１２と、前記システムクロック信号φ１をアッ
プカウントして水平・垂直アドレスに供給するアップカ
ウンター３１３と前記システムクロック信号φ１を所定
回数カウントするときキャリ信号を発生して前記フリッ
プフロップ３１２にクリア信号として印加するダウンカ
ウンター３１４とにより構成されている。且つ、前記ア
ドレス及びリード／ライト選択部３２０は、Ｖ−ＲＬＳ
Ａ回路２００の完了信号ＥＳを反転するインバーター３
２１と、前記完了信号ＥＳにより前記Ｈ−ＲＬＳＡ回路
１００の水平アドレス信号又はシステムクロック及びア
ドレス供給部３１０のアドレス信号を選択して水平アド
レス信号に出力するセレクター３２２と、前記完了信号
ＥＳによりＶ−ＲＬＳＡ回路２００の垂直ドレス信号又
はシステムクロック及びアドレス供給部３１０のアドレ
ス信号を選択して垂直アドレス信号に出力するセレクタ
ー３２３と、前記完了信号ＥＳによりＨ−ＲＬＳＡ回路
１００のリード／ライト制御信号Ｒ／Ｗ＊又は前記シス
テムクロック信号φ１を選択して水平リード／ライト制
御信号に出力するセレクター３２４と、前記完了信号Ｅ
ＳによりＶ−ＲＬＳＡ回路２００のリード／ライト制御
信号Ｒ／Ｗ＊又は前記インバーター３２１の出力信号を
選択して垂直リード／ライト制御信号に出力するセレク
ター３２５とにより構成されている。更に、第７図は第
６図に示した文書領域分割回路の各部出力波形図で、第
８図（Ａ），（Ｂ）は、第６図に示したＨ−ＲＬＳＡメ
モリ１２０及びＶ−ＲＬＳＡメモリ２４０のデータ例示
表であり、第８図（Ｃ）は第８図（Ａ）（Ｂ）に示した
データを論理乗じた例示表である。
割回路図で、図面に示したように、水平実行長さ平滑化
を行うＨ−ＲＬＳＡ回路１００及び垂直実行長さ平滑化
を行うＶ−ＲＬＳＡ回路２００と、該Ｖ−ＲＬＳＡ回路
２００の完了信号ＥＳによりシステムクロック信号φ１
を供給し、該システムクロック信号φ１を計数して水平
・垂直アドレス信号に出力すると共に前記システムクロ
ック信号φ１が所定回数出力するときそのシステムクロ
ック信号φ１の供給を中断するシステムクロック及びア
ドレス供給部３１０と、前記Ｖ−ＲＬＳＡ回路２００の
完了信号ＥＳ出力与否により前記Ｈ−ＲＬＳＡ回路１０
０の水平アドレス信号及びＶ−ＲＬＳＡ回路２００の垂
直アドレス信号又は前記システムクロック及びアドレス
供給部３１０の計数信号を選択して水平・垂直アドレス
信号に出力すると共に前記Ｈ−ＲＬＳＡ回路１００の水
平リード／ライト制御信号Ｒ／Ｗ＊又は前記システムク
ロック信号φ１を選択して水平リード／ライト制御信号
に出力し、前記Ｖ−ＲＬＳＡ回路２００のリード／ライ
ト制御信号Ｒ／Ｗ＊又は前記Ｖ−ＲＬＳＡ回路２００の
完了信号ＥＳ＊を選択して垂直リード／ライト制御信号
に出力するアドレス及びリード／ライト選択部３２０
と、該アドレス及びリード／ライト選択部３２０の水平
・垂直アドレスによりアクセスされ、リード／ライト制
御信号によりリード／ライト状態になるＨ−ＲＬＳＡメ
モリ１２０及びＶ−ＲＬＳＡメモリ２４０と、該Ｈ−Ｒ
ＬＳＡメモリ１２０及びＶ−ＲＬＳＡメモリ２４０の出
力データをビット別に論理乗ずるアンドゲート３３０
と、該アンドゲート部３３０の出力信号を前記システム
クロック信号φ１の半週期間に通過させ前記Ｈ−ＲＬＳ
Ａメモリ１２０に記録データとして印加するバッファー
３４０とにより本発明に係る文書領域分割回路が構成さ
れている。又、前記システムクロック及びアドレス供給
部３１０は、Ｖ−ＲＬＳＡ回路２００の完了信号ＥＳ及
び基準クロック信号φを論理合わせるオアゲート３１１
と、該オアゲート３１１の出力信号をクロック信号に受
けシステムクロック信号φ１として出力するフリップフ
ロップ３１２と、前記システムクロック信号φ１をアッ
プカウントして水平・垂直アドレスに供給するアップカ
ウンター３１３と前記システムクロック信号φ１を所定
回数カウントするときキャリ信号を発生して前記フリッ
プフロップ３１２にクリア信号として印加するダウンカ
ウンター３１４とにより構成されている。且つ、前記ア
ドレス及びリード／ライト選択部３２０は、Ｖ−ＲＬＳ
Ａ回路２００の完了信号ＥＳを反転するインバーター３
２１と、前記完了信号ＥＳにより前記Ｈ−ＲＬＳＡ回路
１００の水平アドレス信号又はシステムクロック及びア
ドレス供給部３１０のアドレス信号を選択して水平アド
レス信号に出力するセレクター３２２と、前記完了信号
ＥＳによりＶ−ＲＬＳＡ回路２００の垂直ドレス信号又
はシステムクロック及びアドレス供給部３１０のアドレ
ス信号を選択して垂直アドレス信号に出力するセレクタ
ー３２３と、前記完了信号ＥＳによりＨ−ＲＬＳＡ回路
１００のリード／ライト制御信号Ｒ／Ｗ＊又は前記シス
テムクロック信号φ１を選択して水平リード／ライト制
御信号に出力するセレクター３２４と、前記完了信号Ｅ
ＳによりＶ−ＲＬＳＡ回路２００のリード／ライト制御
信号Ｒ／Ｗ＊又は前記インバーター３２１の出力信号を
選択して垂直リード／ライト制御信号に出力するセレク
ター３２５とにより構成されている。更に、第７図は第
６図に示した文書領域分割回路の各部出力波形図で、第
８図（Ａ），（Ｂ）は、第６図に示したＨ−ＲＬＳＡメ
モリ１２０及びＶ−ＲＬＳＡメモリ２４０のデータ例示
表であり、第８図（Ｃ）は第８図（Ａ）（Ｂ）に示した
データを論理乗じた例示表である。
【００１５】このように構成された本発明に係る文書認
識システムの水平・垂直実行長さ平滑化回路及び文書領
域分割回路の作用を説明すると次のようである。第１図
に示したように、電源が供給した初期状態において、ア
ップ／ダウンカウンター１４１のキャリ端子ＲＣに高電
位のキャリ信号が発生し、該高電位信号はインバーター
１４４で低電位信号に反転してフリップフロップ１４５
にフリセット信号として印加するので、そのフリップフ
ロップ１４５でリード制御信号の高電位信号が出力され
る。該高電位信号によりＨ−ＲＬＳＡメモリ１２０はリ
ード状態になると共にバッファー１３１は遮断の状態に
なる。比較器１３２はイネーブル状態になり、ラッチ１
５１及び減算器１５２はデイスエーブル状態になる。モ
ノマルチバイブレーター１５３にはパルス信号が出力さ
れず、アップ／ダウンカウンター１４１はアップカウン
トに動作される。従って、アドレス発生カウンター１１
０はシステムクロック信号φ１を計数してＨ−ＲＬＳＡ
メモリ１２０のアドレスを順次に指定し、該Ｈ−ＲＬＳ
Ａメモリ１２０の指定したアドレスに記憶されたデータ
が読まれて出力し、比較器１３２の入力端子Ａに印加し
てその入力端子Ｂに印加する基準信号Ｂ＋と比較され
る。このとき、その比較器１３２の入力端子Ａに印加す
るデータが高電位であって基準信号Ｂ＋と同様であれ
ば、その比較器１３２の出力端子（Ａ＞Ｂ）に低電位信
号が出力して出力端子（Ａ＝Ｂ）に高電位信号が出力す
る状態に維持される。該高電位信号はインバーター１３
３で低電位に反転してオアゲート１３４の一方側入力端
子に印加するのでシステムクロック信号φ１がそのオア
ゲート１３４を通ってアンドゲート１３６の一方側入力
端子に印加される。このとき、前記フリップフロップ１
４５で出力する高電位信号がオアゲート１３５を通って
そのアンドゲート１３６の他方側入力端子に印加してい
るため前記システムクロック信号φ１はそのアンドゲー
ト１３６を通ってアップ／ダウンカウンター１４１にカ
ウントクロック信号として印加される。よって、そのア
ップ／ダウンカウンター１４１はシステムクロック信号
φ１をアップカウントするようになる。このように、ア
ドレス発生カウンター１１０でシステムクロック信号φ
１を計数してＨ−ＲＬＳＡメモリ１２０のアドレスを順
次に指定し、その指定したアドレスに記憶したデータが
基準信号Ｂ＋と同様である場合システムクロック信号φ
１をアップ／ダウンカウンター１４１でカウントするよ
うになり、よって、該アップ／ダウンカウンター１４１
はＨ−ＲＬＳＡメモリ１２０で読んだデータの高電位の
回数をアップカウントする結果となる。
識システムの水平・垂直実行長さ平滑化回路及び文書領
域分割回路の作用を説明すると次のようである。第１図
に示したように、電源が供給した初期状態において、ア
ップ／ダウンカウンター１４１のキャリ端子ＲＣに高電
位のキャリ信号が発生し、該高電位信号はインバーター
１４４で低電位信号に反転してフリップフロップ１４５
にフリセット信号として印加するので、そのフリップフ
ロップ１４５でリード制御信号の高電位信号が出力され
る。該高電位信号によりＨ−ＲＬＳＡメモリ１２０はリ
ード状態になると共にバッファー１３１は遮断の状態に
なる。比較器１３２はイネーブル状態になり、ラッチ１
５１及び減算器１５２はデイスエーブル状態になる。モ
ノマルチバイブレーター１５３にはパルス信号が出力さ
れず、アップ／ダウンカウンター１４１はアップカウン
トに動作される。従って、アドレス発生カウンター１１
０はシステムクロック信号φ１を計数してＨ−ＲＬＳＡ
メモリ１２０のアドレスを順次に指定し、該Ｈ−ＲＬＳ
Ａメモリ１２０の指定したアドレスに記憶されたデータ
が読まれて出力し、比較器１３２の入力端子Ａに印加し
てその入力端子Ｂに印加する基準信号Ｂ＋と比較され
る。このとき、その比較器１３２の入力端子Ａに印加す
るデータが高電位であって基準信号Ｂ＋と同様であれ
ば、その比較器１３２の出力端子（Ａ＞Ｂ）に低電位信
号が出力して出力端子（Ａ＝Ｂ）に高電位信号が出力す
る状態に維持される。該高電位信号はインバーター１３
３で低電位に反転してオアゲート１３４の一方側入力端
子に印加するのでシステムクロック信号φ１がそのオア
ゲート１３４を通ってアンドゲート１３６の一方側入力
端子に印加される。このとき、前記フリップフロップ１
４５で出力する高電位信号がオアゲート１３５を通って
そのアンドゲート１３６の他方側入力端子に印加してい
るため前記システムクロック信号φ１はそのアンドゲー
ト１３６を通ってアップ／ダウンカウンター１４１にカ
ウントクロック信号として印加される。よって、そのア
ップ／ダウンカウンター１４１はシステムクロック信号
φ１をアップカウントするようになる。このように、ア
ドレス発生カウンター１１０でシステムクロック信号φ
１を計数してＨ−ＲＬＳＡメモリ１２０のアドレスを順
次に指定し、その指定したアドレスに記憶したデータが
基準信号Ｂ＋と同様である場合システムクロック信号φ
１をアップ／ダウンカウンター１４１でカウントするよ
うになり、よって、該アップ／ダウンカウンター１４１
はＨ−ＲＬＳＡメモリ１２０で読んだデータの高電位の
回数をアップカウントする結果となる。
【００１６】一方、前記のようにアドレス発生カウンタ
ー１１０でＨ−ＲＬＳＡメモリ１２０のアドレスを指定
して読んだデータが低電位であって基準信号Ｂ＋と異な
れば、比較器１３２の出力信号は反転して出力端子（Ａ
＝Ｂ）に低電位信号が出力され、出力端子（Ａ＜Ｂ）に
高電位信号が出力してその状態が維持される。又、比較
器１３２の出力端子（Ａ＜Ｂ）に高電位信号が出力する
初期状態においてモノマルチバイブレーター１３７で低
電位のパルス信号が出力し比較器１４３に比較イネーブ
ル信号として印加される。よって、その比較器１４３は
前記アップ／ダウンカウンター１４１の計数値をドレス
ホールド設定部１４２に設定した水平ドレス値と比較し
て、その比較結果の信号を出力端子（Ａ＜Ｂ）に出力す
る。例えば、ドレス値が“３”に設定され、アップ／ダ
ウンカウンター１４１の計数値が“３”以上であればそ
の比較器１４３の出力端子（Ａ＜Ｂ）に低電位信号が出
力し、出力端子（Ａ≧Ｂ）には高電位信号が出力され
る。該高電位信号が出力する初期状態においてモノマル
チバイブレーター１４６で低電位のパルス信号が出力し
アップ／ダウンカウンター１４１をクリアさせるのでそ
の計数値が０になると共にキャリ信号が出力される。以
後、再びＨ−ＲＬＳＡメモリ１２０で読んだデータが低
電位であって基準信号Ｂ＋と異なれば、比較器信号１３
２の出力信号は以前の状態を経続維持して出力端子（Ａ
＝Ｂ）に低電位信号が出力し、出力端子（Ａ＜Ｂ）には
高電位信号が出力される。従って、この場合、前記出力
端子（Ａ＝Ｂ）に出力した低電位信号はインバーター１
３３で高電位信号に反転してオアゲート１３４の一方側
入力端子に印加するのでその出力端子には経続高電位信
号が出力される。且つ、前記のようにオアゲート１３５
においても経続高電位信号が出力するのでアンドゲート
１３６で経続高電位信号が出力され、よって、アップ／
ダウンカウンター１４１の計数値は０を維持するように
なる。
ー１１０でＨ−ＲＬＳＡメモリ１２０のアドレスを指定
して読んだデータが低電位であって基準信号Ｂ＋と異な
れば、比較器１３２の出力信号は反転して出力端子（Ａ
＝Ｂ）に低電位信号が出力され、出力端子（Ａ＜Ｂ）に
高電位信号が出力してその状態が維持される。又、比較
器１３２の出力端子（Ａ＜Ｂ）に高電位信号が出力する
初期状態においてモノマルチバイブレーター１３７で低
電位のパルス信号が出力し比較器１４３に比較イネーブ
ル信号として印加される。よって、その比較器１４３は
前記アップ／ダウンカウンター１４１の計数値をドレス
ホールド設定部１４２に設定した水平ドレス値と比較し
て、その比較結果の信号を出力端子（Ａ＜Ｂ）に出力す
る。例えば、ドレス値が“３”に設定され、アップ／ダ
ウンカウンター１４１の計数値が“３”以上であればそ
の比較器１４３の出力端子（Ａ＜Ｂ）に低電位信号が出
力し、出力端子（Ａ≧Ｂ）には高電位信号が出力され
る。該高電位信号が出力する初期状態においてモノマル
チバイブレーター１４６で低電位のパルス信号が出力し
アップ／ダウンカウンター１４１をクリアさせるのでそ
の計数値が０になると共にキャリ信号が出力される。以
後、再びＨ−ＲＬＳＡメモリ１２０で読んだデータが低
電位であって基準信号Ｂ＋と異なれば、比較器信号１３
２の出力信号は以前の状態を経続維持して出力端子（Ａ
＝Ｂ）に低電位信号が出力し、出力端子（Ａ＜Ｂ）には
高電位信号が出力される。従って、この場合、前記出力
端子（Ａ＝Ｂ）に出力した低電位信号はインバーター１
３３で高電位信号に反転してオアゲート１３４の一方側
入力端子に印加するのでその出力端子には経続高電位信
号が出力される。且つ、前記のようにオアゲート１３５
においても経続高電位信号が出力するのでアンドゲート
１３６で経続高電位信号が出力され、よって、アップ／
ダウンカウンター１４１の計数値は０を維持するように
なる。
【００１７】一方、ドレス値が“３”に設定され、アッ
プ／ダウンカウンター１４１の計数値が“３”未満の状
態で比較器１４３が比較イネーブル状態になれば、該比
較器１４３の出力端子（Ａ＜Ｂ）に高電位信号が出力さ
れ、出力端子（Ａ≧Ｂ）に低電位信号が出力される。前
記出力端子（Ａ＜Ｂ）に出力した高電位信号がフリップ
フロップ１４５にクロック信号として印加するのでその
フリップフロップ１４５でライト制御信号の低電位信号
が出力される。該低電位信号によりＨ−ＲＬＳＡメモリ
１２０がライト状態になると共にバッファー１３１が導
通されてそのＨ−ＲＬＳＡメモリ１２０に低電位のデー
タが印加される。比較器１３２がデイスエーブル状態に
なってその出力状態は以前の状態を経続維持し、ラッチ
１５１は出力イネーブル状態により、減算器１５２もイ
ネーブル状態になる。従って、このとき、アドレス発生
カウンター１１０で出力するアドレス信号がラッチ１５
１にラッチされた後減算器１５２でアップ／ダウンカウ
ンター１４１の計数値と減算されアドレス発生カウンタ
ー１１０にロード信号として印加される。且つ、前記フ
リップフロップ１４５で低電位信号が出力する初期状態
においてモノマルチバイブレーター１５３で低電位のパ
ルス信号が出力しアドレス発生カウンター１１０にロー
ド制御信号として印加するので前記減算器１５２で出力
するロード信号がそのアドレス発生カウンター１１０に
ロードされた後システムクロック信号φ１により出力し
てＨ−ＲＬＳＡメモリ１２０のアドレスを指定するよう
になる。即ち、この場合、該Ｈ−ＲＬＳＡメモリ１２０
の指定するアドレスは前記リード時のデータが高電位で
ある初めのアドレスとなりそのアドレスにバッファー１
３１で出力する低電位が記録される。
プ／ダウンカウンター１４１の計数値が“３”未満の状
態で比較器１４３が比較イネーブル状態になれば、該比
較器１４３の出力端子（Ａ＜Ｂ）に高電位信号が出力さ
れ、出力端子（Ａ≧Ｂ）に低電位信号が出力される。前
記出力端子（Ａ＜Ｂ）に出力した高電位信号がフリップ
フロップ１４５にクロック信号として印加するのでその
フリップフロップ１４５でライト制御信号の低電位信号
が出力される。該低電位信号によりＨ−ＲＬＳＡメモリ
１２０がライト状態になると共にバッファー１３１が導
通されてそのＨ−ＲＬＳＡメモリ１２０に低電位のデー
タが印加される。比較器１３２がデイスエーブル状態に
なってその出力状態は以前の状態を経続維持し、ラッチ
１５１は出力イネーブル状態により、減算器１５２もイ
ネーブル状態になる。従って、このとき、アドレス発生
カウンター１１０で出力するアドレス信号がラッチ１５
１にラッチされた後減算器１５２でアップ／ダウンカウ
ンター１４１の計数値と減算されアドレス発生カウンタ
ー１１０にロード信号として印加される。且つ、前記フ
リップフロップ１４５で低電位信号が出力する初期状態
においてモノマルチバイブレーター１５３で低電位のパ
ルス信号が出力しアドレス発生カウンター１１０にロー
ド制御信号として印加するので前記減算器１５２で出力
するロード信号がそのアドレス発生カウンター１１０に
ロードされた後システムクロック信号φ１により出力し
てＨ−ＲＬＳＡメモリ１２０のアドレスを指定するよう
になる。即ち、この場合、該Ｈ−ＲＬＳＡメモリ１２０
の指定するアドレスは前記リード時のデータが高電位で
ある初めのアドレスとなりそのアドレスにバッファー１
３１で出力する低電位が記録される。
【００１８】一方、この場合、フリップフロップ１４５
で出力する低電位信号によりアップ／ダウンカウンター
１４１はダウンカウント状態になり、その低電位信号が
オアゲート１３５の一方側入力端子に印加するのでシス
テムクロック信号φ１がそのオアゲート１３５を通りア
ンドゲート１３６を通ってアップ／ダウンカウンター１
４１にカウントクロック信号として印加される。よっ
て、アップ／ダウンカウンター１４１はそのシステムク
ロック信号φ１をダウンカウントしてその計数値を減算
する。以後、システムクロック信号φ１が再び印加する
とき、アドレス発生カウンター１１０はそれを計数して
Ｈ−ＲＬＳＡメモリ１２０の次のアドレスを指定し、よ
って、その指定したアドレスに低電位が記録されると共
にアップ／ダウンカウンター１４１は再びダウンカウン
トするようになる。このようにしてアップ／ダウンカウ
ンター１４１の計数値が０になるときそのアップ／ダウ
ンカウンター１４１で高電位のキャリ信号が出力し、該
高電位信号はインバーター１４４で低電位信号に反転し
てフリップフロップ１４５をフリセットさせるためその
フリップフロップ１４５でリード信号の高電位信号が出
力、よって、上記のリード動作が再び行われる。結局、
Ｈ−ＲＬＳＡメモリ１２０のアドレスを順次に１づつ増
加させながらデータを読み、低電位データ又はドレスホ
ールド設定部１４２のドレス値以上の回数に連続する高
電位データはそのまま維持させ、ドレスホールド設定部
１４２のドレス値未満回数の高電位データは低電位に書
き換えて水平実行長さ平滑化を行うようになる。
で出力する低電位信号によりアップ／ダウンカウンター
１４１はダウンカウント状態になり、その低電位信号が
オアゲート１３５の一方側入力端子に印加するのでシス
テムクロック信号φ１がそのオアゲート１３５を通りア
ンドゲート１３６を通ってアップ／ダウンカウンター１
４１にカウントクロック信号として印加される。よっ
て、アップ／ダウンカウンター１４１はそのシステムク
ロック信号φ１をダウンカウントしてその計数値を減算
する。以後、システムクロック信号φ１が再び印加する
とき、アドレス発生カウンター１１０はそれを計数して
Ｈ−ＲＬＳＡメモリ１２０の次のアドレスを指定し、よ
って、その指定したアドレスに低電位が記録されると共
にアップ／ダウンカウンター１４１は再びダウンカウン
トするようになる。このようにしてアップ／ダウンカウ
ンター１４１の計数値が０になるときそのアップ／ダウ
ンカウンター１４１で高電位のキャリ信号が出力し、該
高電位信号はインバーター１４４で低電位信号に反転し
てフリップフロップ１４５をフリセットさせるためその
フリップフロップ１４５でリード信号の高電位信号が出
力、よって、上記のリード動作が再び行われる。結局、
Ｈ−ＲＬＳＡメモリ１２０のアドレスを順次に１づつ増
加させながらデータを読み、低電位データ又はドレスホ
ールド設定部１４２のドレス値以上の回数に連続する高
電位データはそのまま維持させ、ドレスホールド設定部
１４２のドレス値未満回数の高電位データは低電位に書
き換えて水平実行長さ平滑化を行うようになる。
【００１９】一方、垂直実行長さ平滑化初期時に低電位
のリセットパルス信号ＲＳＴ＊が第２図のアンドゲート
２６５に印加するのでそのアンドゲート２６５で低電位
信号が出力してフリップフロップ２６８をフリセットさ
せ、よって、そのフリップフロップ２６８でリセット制
御信号の高電位信号が出力し、該高電位信号によりＶ−
ＲＬＳＡメモリ２４０はリセット状態になると共にバッ
ファー２５１は遮断状態になる。比較器２５２はイネー
ブル状態になり、セレクター２５４はアンドゲート２５
３の出力信号を選択して出力しアップ／ダウンカウンタ
ー２６１はアップカウンターに動作されるようになる。
且つ、水平設定制御信号１０１により水平アクセスすべ
きピクセル個数がラッチ２１１にラッチして出力され、
開始設定制御信号１０２により開始アドレス信号がアッ
プカウンター２１２にロードされて出力し、低電位パル
スの垂直設定制御信号１０３により垂直にアクセスすべ
きピクセル個数がラッチ２１３にラッチして出力され
る。又、前記低電位パルスの垂直設定制御信号ＳＯ３が
印加するときアンドゲート２１６で低電位パルス信号が
出力してダウンカウンター２１５にロード制御信号に印
加するので前記ラッチ２１３で出力する垂直方向のピク
セル個数がそのダウンカウンター２１５でロードされ
る。且つ、前記アンドゲート２１６で出力する低電位パ
ルス信号がバッファー２１４に出力イネーブル信号とし
て印加するので前記アップカウンター２１２で出力する
開始アドレス信号がそのバッファー２１４を通ってアド
レス発生カウンター２３０に印加される。このとき、前
記アンドゲート２１６で出力する低電位パルス信号がイ
ンバーター２７５で高電位信号に反転した後オアゲート
２７７を通ってバッファー２７８に印加するのでそのバ
ッファー２７８は出力デイスエーブル状態になる。且
つ、モノマルチバイブレーター２７４で高電位信号が出
力する状態を維持するのでバッファー２７９も出力デイ
スエーブル状態を維持するようになる。
のリセットパルス信号ＲＳＴ＊が第２図のアンドゲート
２６５に印加するのでそのアンドゲート２６５で低電位
信号が出力してフリップフロップ２６８をフリセットさ
せ、よって、そのフリップフロップ２６８でリセット制
御信号の高電位信号が出力し、該高電位信号によりＶ−
ＲＬＳＡメモリ２４０はリセット状態になると共にバッ
ファー２５１は遮断状態になる。比較器２５２はイネー
ブル状態になり、セレクター２５４はアンドゲート２５
３の出力信号を選択して出力しアップ／ダウンカウンタ
ー２６１はアップカウンターに動作されるようになる。
且つ、水平設定制御信号１０１により水平アクセスすべ
きピクセル個数がラッチ２１１にラッチして出力され、
開始設定制御信号１０２により開始アドレス信号がアッ
プカウンター２１２にロードされて出力し、低電位パル
スの垂直設定制御信号１０３により垂直にアクセスすべ
きピクセル個数がラッチ２１３にラッチして出力され
る。又、前記低電位パルスの垂直設定制御信号ＳＯ３が
印加するときアンドゲート２１６で低電位パルス信号が
出力してダウンカウンター２１５にロード制御信号に印
加するので前記ラッチ２１３で出力する垂直方向のピク
セル個数がそのダウンカウンター２１５でロードされ
る。且つ、前記アンドゲート２１６で出力する低電位パ
ルス信号がバッファー２１４に出力イネーブル信号とし
て印加するので前記アップカウンター２１２で出力する
開始アドレス信号がそのバッファー２１４を通ってアド
レス発生カウンター２３０に印加される。このとき、前
記アンドゲート２１６で出力する低電位パルス信号がイ
ンバーター２７５で高電位信号に反転した後オアゲート
２７７を通ってバッファー２７８に印加するのでそのバ
ッファー２７８は出力デイスエーブル状態になる。且
つ、モノマルチバイブレーター２７４で高電位信号が出
力する状態を維持するのでバッファー２７９も出力デイ
スエーブル状態を維持するようになる。
【００２０】更に、このとき、前記低電位パルスの垂直
設定制御信号ＳＯ３がフリップフロップ２２３にクロッ
ク信号として印加するのでそのフリップフロップ２２３
で高電位信号が出力してアンドゲート２２５の一方側入
力端子に印加し、よって、基準クロック信号φがそのア
ンドゲート２２５を通ってシステムクロック信号φに供
給されるため、前記バッファー２１４で出力する開始ア
ドレス信号は前記システムクロック信号φ１の低電位区
間でアドレス発生カウンター２３０にロードされて出力
した後Ｖ−ＲＬＳＡメモリ２４０の開始アドレスを指定
するようになる。このとき、前記アップカウンター２１
２にロードされた開始アドレスが“１”であると仮定す
れば、Ｖ−ＲＬＳＡメモリ２４０のアドレス“１”が指
定され、そのアドレス“１”に記憶しているデータが読
まれる。ここで、Ｖ−ＲＬＳＡメモリ２４０のピクセル
データが第３図（Ａ）に示したようになり、そのＶ−Ｒ
ＬＳＡメモリ２４０のマップが第４図に示したようにな
っていると仮定し、ラッチ２１１にラッチされた水平ピ
クセル個数のオフセット値が“８”であり、ラッチ２１
３にラッチされた垂直ピクセル個数が“９”であると仮
定して説明する。すると、前記開始アドレス“１”で読
まれたデータは高電位であって基準信号Ｂ＋と同様であ
るので、比較器２５２の出力端子（Ａ＝Ｂ）に高電位信
号が出力し、出力端子（Ａ＜Ｂ）に低電位信号が出力し
てその状態を維持する。前記出力端子（Ａ＝Ｂ）に出力
する高電位信号はアンドゲート２５３の一方側入力端子
に印加するのでシステムクロック信号φ１がそのアンド
ゲート２５３を通ってセレクター２５４の入力端子Ａに
印加される。且つ、このとき、前記フリップフロップ２
６８で出力する高電位信号によりセレクター２５４でそ
の入力端子Ａを選択するのでその入力端子Ａに印加する
システムクロック信号φ１１がアップ／ダウンカウンタ
ー２６１にカウントクロック信号として印加され、よっ
て、そのアップ／ダウンカウンター２６１はそのシステ
ムクロック信号φ１をアップカウントしてその計数値が
“１”になる。又、このとき、前記フリップフロップ２
６８で出力する高電位信号がアンドゲート２１８の一方
側入力端子に印加しているので、システムクロック信号
φ１はそのアンドゲート２１８を通ってダウンカウンタ
ー２１５にカウントクロック信号として印加しそのダウ
ンカウンター２１５の計数値が“８”になる。
設定制御信号ＳＯ３がフリップフロップ２２３にクロッ
ク信号として印加するのでそのフリップフロップ２２３
で高電位信号が出力してアンドゲート２２５の一方側入
力端子に印加し、よって、基準クロック信号φがそのア
ンドゲート２２５を通ってシステムクロック信号φに供
給されるため、前記バッファー２１４で出力する開始ア
ドレス信号は前記システムクロック信号φ１の低電位区
間でアドレス発生カウンター２３０にロードされて出力
した後Ｖ−ＲＬＳＡメモリ２４０の開始アドレスを指定
するようになる。このとき、前記アップカウンター２１
２にロードされた開始アドレスが“１”であると仮定す
れば、Ｖ−ＲＬＳＡメモリ２４０のアドレス“１”が指
定され、そのアドレス“１”に記憶しているデータが読
まれる。ここで、Ｖ−ＲＬＳＡメモリ２４０のピクセル
データが第３図（Ａ）に示したようになり、そのＶ−Ｒ
ＬＳＡメモリ２４０のマップが第４図に示したようにな
っていると仮定し、ラッチ２１１にラッチされた水平ピ
クセル個数のオフセット値が“８”であり、ラッチ２１
３にラッチされた垂直ピクセル個数が“９”であると仮
定して説明する。すると、前記開始アドレス“１”で読
まれたデータは高電位であって基準信号Ｂ＋と同様であ
るので、比較器２５２の出力端子（Ａ＝Ｂ）に高電位信
号が出力し、出力端子（Ａ＜Ｂ）に低電位信号が出力し
てその状態を維持する。前記出力端子（Ａ＝Ｂ）に出力
する高電位信号はアンドゲート２５３の一方側入力端子
に印加するのでシステムクロック信号φ１がそのアンド
ゲート２５３を通ってセレクター２５４の入力端子Ａに
印加される。且つ、このとき、前記フリップフロップ２
６８で出力する高電位信号によりセレクター２５４でそ
の入力端子Ａを選択するのでその入力端子Ａに印加する
システムクロック信号φ１１がアップ／ダウンカウンタ
ー２６１にカウントクロック信号として印加され、よっ
て、そのアップ／ダウンカウンター２６１はそのシステ
ムクロック信号φ１をアップカウントしてその計数値が
“１”になる。又、このとき、前記フリップフロップ２
６８で出力する高電位信号がアンドゲート２１８の一方
側入力端子に印加しているので、システムクロック信号
φ１はそのアンドゲート２１８を通ってダウンカウンタ
ー２１５にカウントクロック信号として印加しそのダウ
ンカウンター２１５の計数値が“８”になる。
【００２１】又、このとき、アドレス発生カウンター２
３０で出力する開始アドレス“１”はラッチ２１１のオ
フセット値の“８”と加算器２７１で加算されて“９”
になりバッファー２７８に印加される。以後、システム
クロック信号φ１の低電位区間でオアゲート２７７から
低電位信号が出力してそのバッファー２７８を出力イネ
ーブル状態にさせるため、加算器２７１の出力信号
“９”がそのバッファー２７８を通ってアドレス発生カ
ウンター２３０にロードされる。このようにロードした
信号はＶ−ＲＬＳＡメモリ２４０の一番目列の２番目ア
ドレスのアドレス“９”を指定するようになる。よっ
て、そのアドレス“９”に記憶しているデータが読まれ
て出力し、このとき、そのデータが第３図（Ａ）表に示
したように高電位状態であれば、上記のように比較器２
５２の出力端子（Ａ＝Ｂ）に高電位信号が出力し、出力
端子（Ａ＜Ｂ）には低電位信号が出力する状態に維持さ
れる。従って、前記のように、システムクロック信号φ
１をアップ／ダウンカウンター２６１でカウントしてそ
の計数値が“２”になり、且つ、システムクロック信号
φ１を前記のようにダウンカウンター２１５でダウンカ
ウントしてその計数値が“７”になる。そして、このと
き、前記したように、アドレス発生カウンター２３０で
出力するアドレス“９”はラッチ２１１のオフセット値
の“８”と加算器２７１で加算され“１７”になった後
バッファー２７８を通ってアドレス発生カウンター２３
０にロードされ、Ｖ−ＲＬＳＡメモリ２４０の一番目列
の３番目アドレスのアドレス“１７”を指定するように
なる。よって、そのアドレス“１７”に記憶しているデ
ータが読まれて出力し、このとき、そのデータが第３図
（Ａ）表に示したように低電位であると、そのデータは
基準信号Ｂ＋と異なるので比較器２５２の出力信号は反
転してその出力端子（Ａ＝Ｂ）に低電位信号が出力さ
れ、その出力端子（Ａ＜Ｂ）に高電位信号が出力する状
態が維持される。従って、システムクロック信号φ１が
アンドゲート２５３を通り得ないのでアップ／ダウンカ
ウンター２６１にシステムクロック信号φ１が印加され
ず、その計数値は“２”を維持する。且つ、前記比較器
２５２の出力端子（Ａ＜Ｂ）に高電位信号が出力する初
期状態においてモノマルチバイブレーター２５５で低電
位のパルス信号が出力するのでアンドゲート２６２で低
電位のパルス信号が出力して比較器２６３に比較イネー
ブル信号として印加される。よって、その比較器２６３
はイネーブル状態になってアップ／ダウンカウンター２
６１の計数値がドレスホールド設定部２６４の垂直ドレ
スホールド値と比較され、このとき、アップ／ダウンカ
ウンター２６１の計数値がドレスホールド設定部２６４
の垂直ドレスホールド値以上の場合は比較器２６３の出
力端子（Ａ≧Ｂ）に高電位信号が出力し、出力端子（Ａ
＜Ｂ）に低電位信号が出力される。アップ／ダウンカウ
ンター２６１の計数値がドレスホールド設定部２６４の
垂直ドレスホールド値よ小さい場合は比較器２６３の出
力端子（Ａ＜Ｂ）に高電位信号が出力し、出力端子（Ａ
≧Ｂ）に低電位信号が出力してその状態を維持するよう
になる。例えば、ドレスホールド設定部２６４に垂直ド
レスホールド値が“３”に設定していると仮定し、前記
のようにアップ／ダウンカウンター２６１の計数値が
“２”であれば、比較器２６３の出力端子（Ａ＜Ｂ）に
高電位信号が出力し、出力端子（Ａ≧Ｂ）に低電位信号
が出力してその状態を維持するようになる。このように
比較器２６３の出力端子（Ａ＜Ｂ）に出力する高電位信
号はフリップフロップ２６８にクロック信号として印加
するため、そのフリップフロップ２６８でライト制御信
号の低電位信号が出力される。該低電位信号によりシス
テムクロック信号φ１がアンドゲート２１８を通り得な
いのでダウンカウンター２１５にシステムクロック信号
φ１が印加されないと共に前記低電位信号によりＶ−Ｒ
ＬＳＡメモリ２４０がライト状態になり、バッファー２
５１がイネーブル状態になってＶ−ＲＬＳＡメモリ２４
０に低電位信号が印加される。且つ、前記低電位信号に
より比較器２５２はデイスエーブル状態になって以前の
状態を維持し、セレクター２５４はその入力端子Ｂに印
加するシステムクロック信号φを選択して出力し、アッ
プ／ダウンカウンター２６１はダウンカウンターに動作
される。
３０で出力する開始アドレス“１”はラッチ２１１のオ
フセット値の“８”と加算器２７１で加算されて“９”
になりバッファー２７８に印加される。以後、システム
クロック信号φ１の低電位区間でオアゲート２７７から
低電位信号が出力してそのバッファー２７８を出力イネ
ーブル状態にさせるため、加算器２７１の出力信号
“９”がそのバッファー２７８を通ってアドレス発生カ
ウンター２３０にロードされる。このようにロードした
信号はＶ−ＲＬＳＡメモリ２４０の一番目列の２番目ア
ドレスのアドレス“９”を指定するようになる。よっ
て、そのアドレス“９”に記憶しているデータが読まれ
て出力し、このとき、そのデータが第３図（Ａ）表に示
したように高電位状態であれば、上記のように比較器２
５２の出力端子（Ａ＝Ｂ）に高電位信号が出力し、出力
端子（Ａ＜Ｂ）には低電位信号が出力する状態に維持さ
れる。従って、前記のように、システムクロック信号φ
１をアップ／ダウンカウンター２６１でカウントしてそ
の計数値が“２”になり、且つ、システムクロック信号
φ１を前記のようにダウンカウンター２１５でダウンカ
ウントしてその計数値が“７”になる。そして、このと
き、前記したように、アドレス発生カウンター２３０で
出力するアドレス“９”はラッチ２１１のオフセット値
の“８”と加算器２７１で加算され“１７”になった後
バッファー２７８を通ってアドレス発生カウンター２３
０にロードされ、Ｖ−ＲＬＳＡメモリ２４０の一番目列
の３番目アドレスのアドレス“１７”を指定するように
なる。よって、そのアドレス“１７”に記憶しているデ
ータが読まれて出力し、このとき、そのデータが第３図
（Ａ）表に示したように低電位であると、そのデータは
基準信号Ｂ＋と異なるので比較器２５２の出力信号は反
転してその出力端子（Ａ＝Ｂ）に低電位信号が出力さ
れ、その出力端子（Ａ＜Ｂ）に高電位信号が出力する状
態が維持される。従って、システムクロック信号φ１が
アンドゲート２５３を通り得ないのでアップ／ダウンカ
ウンター２６１にシステムクロック信号φ１が印加され
ず、その計数値は“２”を維持する。且つ、前記比較器
２５２の出力端子（Ａ＜Ｂ）に高電位信号が出力する初
期状態においてモノマルチバイブレーター２５５で低電
位のパルス信号が出力するのでアンドゲート２６２で低
電位のパルス信号が出力して比較器２６３に比較イネー
ブル信号として印加される。よって、その比較器２６３
はイネーブル状態になってアップ／ダウンカウンター２
６１の計数値がドレスホールド設定部２６４の垂直ドレ
スホールド値と比較され、このとき、アップ／ダウンカ
ウンター２６１の計数値がドレスホールド設定部２６４
の垂直ドレスホールド値以上の場合は比較器２６３の出
力端子（Ａ≧Ｂ）に高電位信号が出力し、出力端子（Ａ
＜Ｂ）に低電位信号が出力される。アップ／ダウンカウ
ンター２６１の計数値がドレスホールド設定部２６４の
垂直ドレスホールド値よ小さい場合は比較器２６３の出
力端子（Ａ＜Ｂ）に高電位信号が出力し、出力端子（Ａ
≧Ｂ）に低電位信号が出力してその状態を維持するよう
になる。例えば、ドレスホールド設定部２６４に垂直ド
レスホールド値が“３”に設定していると仮定し、前記
のようにアップ／ダウンカウンター２６１の計数値が
“２”であれば、比較器２６３の出力端子（Ａ＜Ｂ）に
高電位信号が出力し、出力端子（Ａ≧Ｂ）に低電位信号
が出力してその状態を維持するようになる。このように
比較器２６３の出力端子（Ａ＜Ｂ）に出力する高電位信
号はフリップフロップ２６８にクロック信号として印加
するため、そのフリップフロップ２６８でライト制御信
号の低電位信号が出力される。該低電位信号によりシス
テムクロック信号φ１がアンドゲート２１８を通り得な
いのでダウンカウンター２１５にシステムクロック信号
φ１が印加されないと共に前記低電位信号によりＶ−Ｒ
ＬＳＡメモリ２４０がライト状態になり、バッファー２
５１がイネーブル状態になってＶ−ＲＬＳＡメモリ２４
０に低電位信号が印加される。且つ、前記低電位信号に
より比較器２５２はデイスエーブル状態になって以前の
状態を維持し、セレクター２５４はその入力端子Ｂに印
加するシステムクロック信号φを選択して出力し、アッ
プ／ダウンカウンター２６１はダウンカウンターに動作
される。
【００２２】又、前記フリップフロップ２６８で低電位
信号が出力する初期状態において、モノマルチバイブレ
ーター２７４で低電位のパルス信号が出力するためバッ
ファー２７９が出力イネーブル状態になって減算器２７
３の出力信号をアドレス発生カウンター２３０に印加す
るようになる。即ち、このとき、アップ／ダウンカウン
ター２６１の計数値“２”はラッチ２１１のオフセット
値である“８”とマルチフライア２７２で乗ぜられ“１
６”になった後アドレス発生カウンター２３０で出力す
るアドレス“７”に減算器２７３で減算されるためその
減算器２７３の出力信号は“１”になる。この場合、前
記モノマルチバイブレーター２７４で出力する低電位の
パルス信号はインバーター２７６で高電位信号に反転し
た後オアゲート２７７を通ってバッファー２７８を出力
デイスエーブル状態にさせるため、前記減算器２７３の
出力信号“１”がバッファー２７９を通ってアドレス発
生カウンター２３０にロードされ、Ｖ−ＲＬＳＡメモリ
２４０の開始アドレスのアドレス“１”を指定するよう
になって、バッファー２５１で出力する低電位信号がそ
のアドレス“１”に記録される。そして、システムクロ
ック信号φ１は前記のようにセレクター２５４を通りア
ップ／ダウンカウンター２６１に印加してダウンカウン
トされるのでその計数値は“１”になる。以後には、前
記のように、加算器２７１の出力信号の“９”がバッフ
ァー２７８を通ってアドレス発生カウンター２３０にロ
ードされた後Ｖ−ＲＬＳＡメモリ２４０の１番目列の２
番目アドレスのアドレス“９”を指定し、そのアドレス
“９”に低電位信号が記録される。この場合、前記のよ
うに、アップ／ダウンカウンター２６１はシステムクロ
ック信号φ１を再びダウンカウントしてその計数値が
“０”になると共に低電位のキャリ信号が出力される。
該低電位のキャリ信号によりアンドゲート２６７で低電
位信号が出力してそのアップ／ダウンカウンター２６を
クリアさせると共にアンドゲート２６５で低電位信号が
出力してフリップフロップ２６８をフリセットさせる。
よって、そのフリップフロップ２６でリード制御信号の
高電位信号が出力するため前記のようにリードの動作を
行うようになる。即ち、前記したように、Ｖ−ＲＬＳＡ
メモリ２４０の１番目列の３番目アドレス“１７”から
順次に指定され、このときそのアドレスで読んだデータ
が第３図（Ａ）表に示したように低電位状態であるため
比較器２５２の出力信号は以前の状態、即ち、出力端子
（Ａ＝Ｂ）に低電位信号が出力し、出力端子（Ａ＜Ｂ）
に高電位信号が出力する状態を維持するようになる。よ
って、アップ／ダウンカウンター２６１にシステムクロ
ック信号φ１が印加されずその計数値は“０”を維持
し、このときシステムクロック信号φ１はアンドゲート
２１８を通ってダウンカウンター２１５に印加してダウ
ンカウントされるのでその計数値は“６”になる。この
ように、Ｖ−ＲＬＳＡメモリ２４０の１番目列のアドレ
スを順次指定しながら読んだデータが経続低電位である
場合は、アップ／ダウンカウンター２６１の計数値は
“０”を経続維持し、ダウンカウンター２１５の計数値
は“１”づつダウンカウントされる。又、Ｖ−ＲＬＳＡ
メモリ２４０の１番目列のアドレスも順次指定しながら
読んだデータが高電位信号の場合は、前記したように、
比較器２５２の出力信号は反転してその出力端子（Ａ＝
Ｂ）に高電位信号が出力し、出力端子（Ａ＜Ｂ）に低電
位信号が出力する状態を維持するようになる。よって、
システムクロック信号φ１がアップ／ダウンカウンター
２６１に印加してカウントされるので、その計数値は
“０”から再び“１”づつ増加するようになり、且つ、
ダウンカウンター２１５の計数値は“１”づつ減少する
ようになる。
信号が出力する初期状態において、モノマルチバイブレ
ーター２７４で低電位のパルス信号が出力するためバッ
ファー２７９が出力イネーブル状態になって減算器２７
３の出力信号をアドレス発生カウンター２３０に印加す
るようになる。即ち、このとき、アップ／ダウンカウン
ター２６１の計数値“２”はラッチ２１１のオフセット
値である“８”とマルチフライア２７２で乗ぜられ“１
６”になった後アドレス発生カウンター２３０で出力す
るアドレス“７”に減算器２７３で減算されるためその
減算器２７３の出力信号は“１”になる。この場合、前
記モノマルチバイブレーター２７４で出力する低電位の
パルス信号はインバーター２７６で高電位信号に反転し
た後オアゲート２７７を通ってバッファー２７８を出力
デイスエーブル状態にさせるため、前記減算器２７３の
出力信号“１”がバッファー２７９を通ってアドレス発
生カウンター２３０にロードされ、Ｖ−ＲＬＳＡメモリ
２４０の開始アドレスのアドレス“１”を指定するよう
になって、バッファー２５１で出力する低電位信号がそ
のアドレス“１”に記録される。そして、システムクロ
ック信号φ１は前記のようにセレクター２５４を通りア
ップ／ダウンカウンター２６１に印加してダウンカウン
トされるのでその計数値は“１”になる。以後には、前
記のように、加算器２７１の出力信号の“９”がバッフ
ァー２７８を通ってアドレス発生カウンター２３０にロ
ードされた後Ｖ−ＲＬＳＡメモリ２４０の１番目列の２
番目アドレスのアドレス“９”を指定し、そのアドレス
“９”に低電位信号が記録される。この場合、前記のよ
うに、アップ／ダウンカウンター２６１はシステムクロ
ック信号φ１を再びダウンカウントしてその計数値が
“０”になると共に低電位のキャリ信号が出力される。
該低電位のキャリ信号によりアンドゲート２６７で低電
位信号が出力してそのアップ／ダウンカウンター２６を
クリアさせると共にアンドゲート２６５で低電位信号が
出力してフリップフロップ２６８をフリセットさせる。
よって、そのフリップフロップ２６でリード制御信号の
高電位信号が出力するため前記のようにリードの動作を
行うようになる。即ち、前記したように、Ｖ−ＲＬＳＡ
メモリ２４０の１番目列の３番目アドレス“１７”から
順次に指定され、このときそのアドレスで読んだデータ
が第３図（Ａ）表に示したように低電位状態であるため
比較器２５２の出力信号は以前の状態、即ち、出力端子
（Ａ＝Ｂ）に低電位信号が出力し、出力端子（Ａ＜Ｂ）
に高電位信号が出力する状態を維持するようになる。よ
って、アップ／ダウンカウンター２６１にシステムクロ
ック信号φ１が印加されずその計数値は“０”を維持
し、このときシステムクロック信号φ１はアンドゲート
２１８を通ってダウンカウンター２１５に印加してダウ
ンカウントされるのでその計数値は“６”になる。この
ように、Ｖ−ＲＬＳＡメモリ２４０の１番目列のアドレ
スを順次指定しながら読んだデータが経続低電位である
場合は、アップ／ダウンカウンター２６１の計数値は
“０”を経続維持し、ダウンカウンター２１５の計数値
は“１”づつダウンカウントされる。又、Ｖ−ＲＬＳＡ
メモリ２４０の１番目列のアドレスも順次指定しながら
読んだデータが高電位信号の場合は、前記したように、
比較器２５２の出力信号は反転してその出力端子（Ａ＝
Ｂ）に高電位信号が出力し、出力端子（Ａ＜Ｂ）に低電
位信号が出力する状態を維持するようになる。よって、
システムクロック信号φ１がアップ／ダウンカウンター
２６１に印加してカウントされるので、その計数値は
“０”から再び“１”づつ増加するようになり、且つ、
ダウンカウンター２１５の計数値は“１”づつ減少する
ようになる。
【００２３】このようにして、Ｖ−ＲＬＳＡメモリ２４
０の１番目列のアドレスを全て（９個）指定してデータ
を読むとき、ダウンカウンター２１５の計数値が“０”
になってそのダウンカウンター２１５で低電位のキャリ
信号が出力し、該低電位のキャリ信号によりアンドゲー
ト２６２で低電位信号が出力して比較器２６３をイネー
ブルさせるため、その比較器２６３はアップ／ダウンカ
ウンター２６１の計数値をドレスホールド設定部２６４
の垂直ドレスホールド値と比較するようになる。この場
合、アップ／ダウンカウンター２６１の計数値が第３図
（Ａ）に示したように高電位が４回連続して“４”であ
れば、その比較器２６３の出力端子（Ａ＜Ｂ）に低電位
信号が出力し、出力端子（Ａ≧Ｂ）に高電位信号が出力
し、該高電位信号が出力する初期状態においてモノマル
チバイブレーター２６６で低電位のパルス信号が出力す
るのでアンドゲート２６７で低電位信号が出力してその
アップ／ダウンカウンター２６１をクリアさせるように
なる。更に、前記ダウンカウンター２１５で出力する低
電位のキャリ信号はアップカウンター２１２にクロック
信号として印加するのでそのアップカウンター２１２の
計数値が“１”増加し、即ち、そのアップカウンター２
１２の出力信号は“２”になり、且つ、前記低電位のキ
ャリ信号はバッファー２１７を通ってアンドゲート２１
６に印加するのでそのアンドゲート２１６で低電位信号
が出力される。よって、前記のように、ラッチ２１３に
ラッチされた垂直ピクセル個数“９”がダウンカウンタ
ー２１５にロードされ、アップカウンター２１２の出力
信号“２”がバッファー２１４を通ってアドレス発生カ
ウンター２３０にロードされた後Ｖ−ＲＬＳＡメモリ２
４０の２番目列の１番目アドレスのアドレス“２”を指
定するようになる。以後の動作過程は前記と同様に行わ
れる。そして、前記ダウンカウンター２１５で出力する
低電位のキャリ信号はアップカウンター２２４にクロッ
ク信号として印加するためそれをアップカウントし、こ
のアップカウンター２２４の計数値は比較器２２１でラ
ッチ２１１のオフセット値の“８”と比較されるので、
Ｖ−ＲＬＳＡメモリ２４０の全ての列に対し処理されて
アップカウンター２２４の計数値が“８”になるとき比
較器２２１の出力端子（Ａ＝Ｂ）に高電位信号が出力さ
れる。該高電位信号が出力する初期状態においてモノマ
ルチバイブレーター２２２で低電位のパルス信号が出力
してフリップフロップ２２３にクロック信号として印加
するためそのフリップフロップ２２３で低電位信号が出
力してアンドゲート２２５の一方側入力端子に印加され
る。よって、基準クロック信号φはアンドゲート２２５
を通り得ず、システムクロック信号φ１が供給されない
ため上記の動作を終るようになる。結局、第５図の動作
フローチャートに示したように、Ｖ−ＲＬＳＡメモリ２
４０のアドレスを指定しピクセルデータを読んで、該ピ
クセルデータが高電位であれば、アップ／ダウンカウン
ター２６１の計数値を“１”増加させた後現在アドレス
にラッチ２１１のオフセットを加えた値によりアドレス
を指定して次のピクセルデータを読み、ピクセルデータ
が低電位であれば以前のピクセルデータが低電位状態で
は前記アップ／ダウンカウンター２６１の計数値を
“０”に維持させて次のピクセルデータを読み、以前の
ピクセルデータが高電位状態では前記アップ／ダウンカ
ウンター２６１の計数値をドレスホールド設定部２６４
の垂直ドレスホールド値と比較する。このとき、前記ア
ップ／ダウンカウンター２６１の計数値が垂直ドレスホ
ールド値以上の場合は、前記アップ／ダウンカウンター
２６１の計数値を“０”にした後次のピクセルデータを
読む。前記アップ／ダウンカウンター２６１の計数値が
垂直ドレスホールド値未満の場合は前記アップ／ダウン
カウンター２６１の計数値にラッチ２１１のオフセット
値を乗じてその値を現在アドレスに減算した後その値で
Ｖ−ＲＬＳＡメモリ２４０のアドレスを指定し、そのア
ドレスのピクセルデータを低電位にした後前記アップ／
ダウンカウンター２６１の計数値を“１”減少させる。
以後、そのアップ／ダウンカウンター２６１の計数値が
“０”でなければ、現在アドレスにラッチ２１１のオフ
セット値を加えた後その値で次のアドレスを指定し前記
ピクセルデータを“０”にする以後の過程を反復して行
う。前記アップ／ダウンカウンター２６１の計数値が
“０”の場合は前記のように次のアドレスを指定して次
のピクセルデータを読む。このような動作を行うことに
より第３図（Ａ）に示した垂直ピクセルデータが第３図
（Ｂ）に示したように平滑化される。
０の１番目列のアドレスを全て（９個）指定してデータ
を読むとき、ダウンカウンター２１５の計数値が“０”
になってそのダウンカウンター２１５で低電位のキャリ
信号が出力し、該低電位のキャリ信号によりアンドゲー
ト２６２で低電位信号が出力して比較器２６３をイネー
ブルさせるため、その比較器２６３はアップ／ダウンカ
ウンター２６１の計数値をドレスホールド設定部２６４
の垂直ドレスホールド値と比較するようになる。この場
合、アップ／ダウンカウンター２６１の計数値が第３図
（Ａ）に示したように高電位が４回連続して“４”であ
れば、その比較器２６３の出力端子（Ａ＜Ｂ）に低電位
信号が出力し、出力端子（Ａ≧Ｂ）に高電位信号が出力
し、該高電位信号が出力する初期状態においてモノマル
チバイブレーター２６６で低電位のパルス信号が出力す
るのでアンドゲート２６７で低電位信号が出力してその
アップ／ダウンカウンター２６１をクリアさせるように
なる。更に、前記ダウンカウンター２１５で出力する低
電位のキャリ信号はアップカウンター２１２にクロック
信号として印加するのでそのアップカウンター２１２の
計数値が“１”増加し、即ち、そのアップカウンター２
１２の出力信号は“２”になり、且つ、前記低電位のキ
ャリ信号はバッファー２１７を通ってアンドゲート２１
６に印加するのでそのアンドゲート２１６で低電位信号
が出力される。よって、前記のように、ラッチ２１３に
ラッチされた垂直ピクセル個数“９”がダウンカウンタ
ー２１５にロードされ、アップカウンター２１２の出力
信号“２”がバッファー２１４を通ってアドレス発生カ
ウンター２３０にロードされた後Ｖ−ＲＬＳＡメモリ２
４０の２番目列の１番目アドレスのアドレス“２”を指
定するようになる。以後の動作過程は前記と同様に行わ
れる。そして、前記ダウンカウンター２１５で出力する
低電位のキャリ信号はアップカウンター２２４にクロッ
ク信号として印加するためそれをアップカウントし、こ
のアップカウンター２２４の計数値は比較器２２１でラ
ッチ２１１のオフセット値の“８”と比較されるので、
Ｖ−ＲＬＳＡメモリ２４０の全ての列に対し処理されて
アップカウンター２２４の計数値が“８”になるとき比
較器２２１の出力端子（Ａ＝Ｂ）に高電位信号が出力さ
れる。該高電位信号が出力する初期状態においてモノマ
ルチバイブレーター２２２で低電位のパルス信号が出力
してフリップフロップ２２３にクロック信号として印加
するためそのフリップフロップ２２３で低電位信号が出
力してアンドゲート２２５の一方側入力端子に印加され
る。よって、基準クロック信号φはアンドゲート２２５
を通り得ず、システムクロック信号φ１が供給されない
ため上記の動作を終るようになる。結局、第５図の動作
フローチャートに示したように、Ｖ−ＲＬＳＡメモリ２
４０のアドレスを指定しピクセルデータを読んで、該ピ
クセルデータが高電位であれば、アップ／ダウンカウン
ター２６１の計数値を“１”増加させた後現在アドレス
にラッチ２１１のオフセットを加えた値によりアドレス
を指定して次のピクセルデータを読み、ピクセルデータ
が低電位であれば以前のピクセルデータが低電位状態で
は前記アップ／ダウンカウンター２６１の計数値を
“０”に維持させて次のピクセルデータを読み、以前の
ピクセルデータが高電位状態では前記アップ／ダウンカ
ウンター２６１の計数値をドレスホールド設定部２６４
の垂直ドレスホールド値と比較する。このとき、前記ア
ップ／ダウンカウンター２６１の計数値が垂直ドレスホ
ールド値以上の場合は、前記アップ／ダウンカウンター
２６１の計数値を“０”にした後次のピクセルデータを
読む。前記アップ／ダウンカウンター２６１の計数値が
垂直ドレスホールド値未満の場合は前記アップ／ダウン
カウンター２６１の計数値にラッチ２１１のオフセット
値を乗じてその値を現在アドレスに減算した後その値で
Ｖ−ＲＬＳＡメモリ２４０のアドレスを指定し、そのア
ドレスのピクセルデータを低電位にした後前記アップ／
ダウンカウンター２６１の計数値を“１”減少させる。
以後、そのアップ／ダウンカウンター２６１の計数値が
“０”でなければ、現在アドレスにラッチ２１１のオフ
セット値を加えた後その値で次のアドレスを指定し前記
ピクセルデータを“０”にする以後の過程を反復して行
う。前記アップ／ダウンカウンター２６１の計数値が
“０”の場合は前記のように次のアドレスを指定して次
のピクセルデータを読む。このような動作を行うことに
より第３図（Ａ）に示した垂直ピクセルデータが第３図
（Ｂ）に示したように平滑化される。
【００２４】一方、このように水平・垂直平滑化過程を
経たピクセルデータは第６図に示したように論理調合さ
れる。即ち、第６図に示したように、Ｈ−ＲＬＳＡ回路
１００で水平平滑化過程を行う途中ではＶ−ＲＬＳＡ回
路２００で低電位の完了信号ＥＳが出力されず、即ち、
高電位信号が出力し、よって、オアゲート３１１で基準
クロック信号φに関係なく経続高電位信号が出力するの
でフリップフロップ３１２でシステムクロック信号φ１
が出力されなくなる。且つ、前記高電位信号によりセレ
クター３２２〜３２５はその入力端子Ａ信号を選択して
出力するようになる。従って、Ｈ−ＲＬＳＡ回路１００
で出力するアドレス信号がセレクター３２２を通ってＨ
−ＲＬＳＡメモリ１２０のアドレスを指定し、そのＨ−
ＲＬＳＡ回路１００で出力するリード／ライト制御信号
Ｒ／Ｗ＊がセレクター３２４を通ってＨ−ＲＬＳＡメモ
リ１２０のリード／ライトを制御するようになる。又、
Ｖ−ＲＬＳＡ回路２００で垂直平滑化過程を行う途中で
はそのＶ−ＲＬＳＡ回路２００のアドレス信号がセレク
ター３２３を通ってＶ−ＲＬＳＡメモリ２４０のアドレ
スを指定し、そのＶ−ＲＬＳＡ回路２００で出力するリ
ード／ライト制御信号Ｒ／Ｗ＊がセレクター３２５を通
ってＶ−ＲＬＳＡメモリ２４０のリード／ライトを制御
するようになる。
経たピクセルデータは第６図に示したように論理調合さ
れる。即ち、第６図に示したように、Ｈ−ＲＬＳＡ回路
１００で水平平滑化過程を行う途中ではＶ−ＲＬＳＡ回
路２００で低電位の完了信号ＥＳが出力されず、即ち、
高電位信号が出力し、よって、オアゲート３１１で基準
クロック信号φに関係なく経続高電位信号が出力するの
でフリップフロップ３１２でシステムクロック信号φ１
が出力されなくなる。且つ、前記高電位信号によりセレ
クター３２２〜３２５はその入力端子Ａ信号を選択して
出力するようになる。従って、Ｈ−ＲＬＳＡ回路１００
で出力するアドレス信号がセレクター３２２を通ってＨ
−ＲＬＳＡメモリ１２０のアドレスを指定し、そのＨ−
ＲＬＳＡ回路１００で出力するリード／ライト制御信号
Ｒ／Ｗ＊がセレクター３２４を通ってＨ−ＲＬＳＡメモ
リ１２０のリード／ライトを制御するようになる。又、
Ｖ−ＲＬＳＡ回路２００で垂直平滑化過程を行う途中で
はそのＶ−ＲＬＳＡ回路２００のアドレス信号がセレク
ター３２３を通ってＶ−ＲＬＳＡメモリ２４０のアドレ
スを指定し、そのＶ−ＲＬＳＡ回路２００で出力するリ
ード／ライト制御信号Ｒ／Ｗ＊がセレクター３２５を通
ってＶ−ＲＬＳＡメモリ２４０のリード／ライトを制御
するようになる。
【００２５】一方、Ｖ−ＲＬＳＡ回路２００で垂直平滑
化過程を完了して低電位の完了信号ＥＳ＊が出力する
と、該低電位の完了信号ＥＳ＊がオアゲート３１１の一
方側入力端子に印加するので基準クロック信号φがその
オアゲート３１１を通ってフリップフロップ３１２にク
ロック信号として印加し、よって、そのフリップフロッ
プ３１２で第７図（Ａ）に示したように、システムクロ
ック信号φ１が出力してダウンカウンター３１４及びア
ップカウンター３１３にカウントクロック信号として印
加すると共にセレクター３２４の入力端子Ｂ及びバッフ
ァー３４０の出力イネーブル端子ＯＥ＊に印加される。
又、前記低電位の完了信号ＥＳ＊によりセレクター３２
２〜３２５はその入力端子Ｂ信号を選択して出力し、そ
の低電位の完了信号ＥＳはインバーター３２１で高電位
信号に反転してセレクター３２４の入力端子Ｂに印加さ
れる。従って、このとき、アップカウンター３１３でシ
ステムクロック信号φ１を第７図（Ｂ）に示したように
計数しながらその計数値がセレクター３２３・３２２を
夫々通ってＨ−ＲＬＳＡメモリ１２０及びＶ−ＲＬＳＡ
メモリ２４０のアドレスを順次指定し、このとき、前記
システムクロック信号φはセレクター３２４を通って第
７図（Ｃ）に示したようにリード／ライト制御信号に印
加されるので、そのＨ−ＲＬＳＡメモリ１２０はシステ
ムクロック信号φ１の高電位区間でリード状態になり、
低電位区間でライト状態になる。前記セレクター３２の
入力端子Ｂに印加する高電位信号はそのセレクター３２
５を通って第７図（Ｄ）に示したようにＶ−ＲＬＳＡメ
モリ２４０にリード制御信号として印加され、そのＶ−
ＲＬＳＡメモリ２４０はリード状態を維持するようにな
る。従って、前記のようにアップカウンター３１３の計
数値によりＨ−ＲＬＳＡメモリ１２０及びＶ−ＲＬＳＡ
メモリ２４０のアドレスが同様に指定されることにより
Ｈ−ＲＬＳＡメモリ１２０ではその指定したアドレスの
データがシステムクロック信号φ１の高電位区間で読ま
れて出力され、Ｖ−ＲＬＳＡメモリ２４０ではその指定
したアドレスのデータが直ちにに読まれて出力される。
このようにＨ−ＲＬＳＡメモリ１２０及びＶ−ＲＬＳＡ
メモリ２４０の同様なアドレスで読まれ出力するデータ
はアンドゲート３３０でビット別にアンド調合してバッ
ファー３４０に入力される。
化過程を完了して低電位の完了信号ＥＳ＊が出力する
と、該低電位の完了信号ＥＳ＊がオアゲート３１１の一
方側入力端子に印加するので基準クロック信号φがその
オアゲート３１１を通ってフリップフロップ３１２にク
ロック信号として印加し、よって、そのフリップフロッ
プ３１２で第７図（Ａ）に示したように、システムクロ
ック信号φ１が出力してダウンカウンター３１４及びア
ップカウンター３１３にカウントクロック信号として印
加すると共にセレクター３２４の入力端子Ｂ及びバッフ
ァー３４０の出力イネーブル端子ＯＥ＊に印加される。
又、前記低電位の完了信号ＥＳ＊によりセレクター３２
２〜３２５はその入力端子Ｂ信号を選択して出力し、そ
の低電位の完了信号ＥＳはインバーター３２１で高電位
信号に反転してセレクター３２４の入力端子Ｂに印加さ
れる。従って、このとき、アップカウンター３１３でシ
ステムクロック信号φ１を第７図（Ｂ）に示したように
計数しながらその計数値がセレクター３２３・３２２を
夫々通ってＨ−ＲＬＳＡメモリ１２０及びＶ−ＲＬＳＡ
メモリ２４０のアドレスを順次指定し、このとき、前記
システムクロック信号φはセレクター３２４を通って第
７図（Ｃ）に示したようにリード／ライト制御信号に印
加されるので、そのＨ−ＲＬＳＡメモリ１２０はシステ
ムクロック信号φ１の高電位区間でリード状態になり、
低電位区間でライト状態になる。前記セレクター３２の
入力端子Ｂに印加する高電位信号はそのセレクター３２
５を通って第７図（Ｄ）に示したようにＶ−ＲＬＳＡメ
モリ２４０にリード制御信号として印加され、そのＶ−
ＲＬＳＡメモリ２４０はリード状態を維持するようにな
る。従って、前記のようにアップカウンター３１３の計
数値によりＨ−ＲＬＳＡメモリ１２０及びＶ−ＲＬＳＡ
メモリ２４０のアドレスが同様に指定されることにより
Ｈ−ＲＬＳＡメモリ１２０ではその指定したアドレスの
データがシステムクロック信号φ１の高電位区間で読ま
れて出力され、Ｖ−ＲＬＳＡメモリ２４０ではその指定
したアドレスのデータが直ちにに読まれて出力される。
このようにＨ−ＲＬＳＡメモリ１２０及びＶ−ＲＬＳＡ
メモリ２４０の同様なアドレスで読まれ出力するデータ
はアンドゲート３３０でビット別にアンド調合してバッ
ファー３４０に入力される。
【００２６】一方、システムクロック信号φはそのバッ
ファー３４０に第７図（Ｅ）に示したように出力イネー
ブル制御信号として印加し、よって、そのシステムクロ
ック信号φ１の低電位区間でバッファー３４０が出力イ
ネーブル状態になるため、それに入力したデータが第７
図（Ｆ）に示したように出力される。このとき、システ
ムクロック信号φ１が低電位状態においてＨ−ＲＬＳＡ
メモリ１２０がライト状態であるため、前記バッファー
３４０で出力するデータはそのＨ−ＲＬＳＡメモリ１２
０の指定したアドレスに記録される。即ち、第８図
（Ａ）に示したようなＨ−ＲＬＳＡメモリ１２０のピク
セルデータ及び第８図（Ｂ）に示したようなＶ−ＲＬＳ
Ａメモリ２４０のピクセルデータは第８図（Ｃ）に示し
たようにアンド調合してＨ−ＲＬＳＡメモリ１２０に記
録される。
ファー３４０に第７図（Ｅ）に示したように出力イネー
ブル制御信号として印加し、よって、そのシステムクロ
ック信号φ１の低電位区間でバッファー３４０が出力イ
ネーブル状態になるため、それに入力したデータが第７
図（Ｆ）に示したように出力される。このとき、システ
ムクロック信号φ１が低電位状態においてＨ−ＲＬＳＡ
メモリ１２０がライト状態であるため、前記バッファー
３４０で出力するデータはそのＨ−ＲＬＳＡメモリ１２
０の指定したアドレスに記録される。即ち、第８図
（Ａ）に示したようなＨ−ＲＬＳＡメモリ１２０のピク
セルデータ及び第８図（Ｂ）に示したようなＶ−ＲＬＳ
Ａメモリ２４０のピクセルデータは第８図（Ｃ）に示し
たようにアンド調合してＨ−ＲＬＳＡメモリ１２０に記
録される。
【００２７】一方、ダウンカウンター３１４において
は、システムクロック信号φ１をダウンカウントするの
で、前記アンド調合を完了するに必要な回数のシステム
クロック信号φ１が出力するときダウンカウンター３１
４で低電位のキャリ信号を出力してフリップフロップ３
１２をクリアさせ、よって、システムクロック信号φ１
は出力されず上記の動作が終了される。
は、システムクロック信号φ１をダウンカウントするの
で、前記アンド調合を完了するに必要な回数のシステム
クロック信号φ１が出力するときダウンカウンター３１
４で低電位のキャリ信号を出力してフリップフロップ３
１２をクリアさせ、よって、システムクロック信号φ１
は出力されず上記の動作が終了される。
【００２８】
【発明の効果】以上、説明したように、本発明に係る文
書認識システムの水平・垂直実行長さ平滑化回路及び文
書領域分割回路においては、水平実行長さ平滑化及び垂
直実行長さ平滑化を従来のマイクロプロセッサーのプロ
グラムによらずに直接ハードウエア的に行い、その水平
・垂直実行長さ平滑化を行ったデータをマイクロプロセ
ッサーのプログラムの内容によらずにハードウエア的に
直接論理乗ずるようになっているため、そのデータの処
理速度が速くなると共にマイクロプロセッサーの処理業
務を省して使用効率を向上させるという効果がある。
書認識システムの水平・垂直実行長さ平滑化回路及び文
書領域分割回路においては、水平実行長さ平滑化及び垂
直実行長さ平滑化を従来のマイクロプロセッサーのプロ
グラムによらずに直接ハードウエア的に行い、その水平
・垂直実行長さ平滑化を行ったデータをマイクロプロセ
ッサーのプログラムの内容によらずにハードウエア的に
直接論理乗ずるようになっているため、そのデータの処
理速度が速くなると共にマイクロプロセッサーの処理業
務を省して使用効率を向上させるという効果がある。
【図１】本発明に係る水平実行長さ平滑化回路。
【図２】本発明に係る垂直実行長さ平滑化回路図。
【図３】元来のピクセルデータ及び本発明の平滑化され
たピクセルデータの例示図。
たピクセルデータの例示図。
【図４】図２に示したメモリのマップに対す説明図。
【図５】図２に示した回路の動作フローチャート。
【図６】本発明に係る文書領域分割回路図。
【図７】図６に示した回路の各部出力波形図。
【図８】図６に示した回路のデータ論理調合例示図。
１００…Ｈ−ＲＬＳＡ回路 １２０…Ｈ−ＲＬＳＡメモリ １３１…バッファー １３３…インバーター １３６…アンドゲート １４０…リード／ライト制御部 １４２…ドレスホールド設定部 １４４…インバーター １４６…モノマルチバイブレーター １５１…ラッチ １５３…モノマルチバイブレーター ２１０…開始アドレス設定部 １１０…アドレス発生カウンター １３０…カウント制御部 １３２…比較器 １３４，１３５…オアゲート １３７…モノマルチバイブレーター １４１…アップ／ダウンカウンター １４３…比較器 １４５…フリップフロップ １５０…ライトアドレス設定部 １５２…減算器 ２００…Ｖ−ＲＬＳＡ回路 ２２０…システムクロック供給部 ２１２…アップカウンター ２１４，２１７…バッファー ２１６，２１８…アンドゲート ２２２…モノマルチバイブレーター ２２４…アップカウンター ２３０…アドレス発生カウンター ２５０…カウント制御部、 ２５２…比較器 ２５４…セレクター ２６０…リード／ライト制御部 ２６２…アンドゲート ２６４…ドレスホールド設定部 ２６６…モノマルチバイブレーター ２７０…アドレス再設定部 ２７２…マルチフライア ２１１，２１３…ラッチ ２１５…ダウンカウンター ２２１…比較器 ２２３…フリップフロップ ２２５…アンドゲート ２４０…Ｖ−ＲＬＳＡメモリ ２５１…バッファー ２５３…アンドゲート ２５５…モノマルチバイブレーター ２６１…アップ／ダウンカウンター ２６３…比較器 ２６５，２６７…アンドゲート ２６８…フリップフロップ ２７１…加算器 ２７３…減算器 ２７４…モノマルチバイブレーター ２７７…オアゲート ３１０…システムクロック及びアドレス供給部 ３１１…オアゲート ３１３…アップカウンター ３２０…アドレス及びリード／ライト選択部 ３２１…インバーター ３３０…アンドゲート部 ２７５，２７６…インバーター ２７８，２７９…バッファー ３１２…フリップフロップ ３１４…ダウンカウンター ３２２，３２３，３２４，３２５…セレクター ３４０…バッファー
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年６月２２日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図７】
【図１】
【図２】
【図３】
【図４】
【図８】
【図５】
【図６】
Claims (13)
- 【請求項１】 システムクロック信号を計数してアドレ
ス信号に出力するアドレス発生カウンター（１１０）
と、水平方向のデータが記憶され前記アドレス発生カウ
ンター（１１０）のアドレス信号を受けるＨ−ＲＬＳＡ
メモリ（１２０）と、該Ｈ−ＲＬＳＡメモリ（１２０）
のライト時に前記システムクロック信号をカウント信号
に印加すると共にそのＨ−ＲＬＳＡメモリ（１２０）に
低電位データを印加し該Ｈ−ＲＬＳＡメモリ（１２０）
のリード時にそのリードデータが基準信号と同様な場合
は前記システムクロック信号をカウントクロック信号に
供給し同様でない初期状態では比較イネーブル信号を出
力するカウント制御部（１３０）と、前記Ｈ−ＲＬＳＡ
メモリ（１２０）のリード／ライト状態により前記カウ
ント制御部（１３０）で出力するシステムクロック信号
をアップ／ダウン計数しその計数値を前記カウント制御
部（１３０）の比較イネーブル信号により水平ドレス値
と比較してその比較結果によりリード／ライト制御信号
を出力するリード／ライト制御部（１４０）と、該リー
ド／ライト制御部（１４０）でライト制御信号が出力す
る初期状態において前記アドレス発生カウンター（１１
０）の出力アドレス値に前記リード／ライト制御部（１
４０）の計数値を減算した後その値を前記アドレス発生
カウンター（１１０）にロードさせるライトアドレス設
定部（１５０）とにより構成されてなる文書認識システ
ムの水平実行長さ平滑化回路。 - 【請求項２】 前記カウント制御部（１３０）は、Ｈ−
ＲＬＳＡメモリ（１２０）のライト時に該Ｈ−ＲＬＳＡ
メモリ（１２０）に低電位データを印加するバッファー
（１３１）と、前記Ｈ−ＲＬＳＡメモリ（１２０）のリ
ード時にその時にそのリードデータを基準信号と比較す
る比較器（１３２）と、該比較器（１３２）の出力端子
（Ａ＝Ｂ）信号を反転するインバーター（１３３）、該
インバーター（１３３）の出力信号とシステムクロック
信号を論理合わせるオアゲート（１３４）、前記Ｈ−Ｒ
ＬＳＡメモリ（１２０）のリード／ライト制御信号とシ
ステムクロック信号を論理合わせるオアゲート（１３
５）及び前記オアゲート（１３４）・（１３５）の出力
信号を論理乗じてカウントクロック信号に供給するアン
ドゲート（１３６）と、前記比較器（１３２）の出力端
子（Ａ＜Ｂ）信号によりパルスの比較イネーブル信号を
出力するモノマルチバイブレーター（１３７）とにより
構成された請求項（１）記載の文書認識システムの水平
実行長さ平滑化回路。 - 【請求項３】 前記リード／ライト制御部（１４０）
は、Ｈ−ＲＬＳＡメモリ（１２０）のリード／ライト状
態に従いカウント制御部（１３０）で出力するシステム
クロック信号をアップ／ダウンカウントするアップ／ダ
ウンカウンター（１４１）と、水平方向のドレス値が設
定されたドレスホールド設定部（１４２）と、前記カウ
ント制御部（１３０）の比較イネーブル信号により前記
ドレスホールド設定部（１４２）のドレス値と前記アッ
プ／ダウンカウンター（１４１）の計数値とを比較する
比較器（１４３）と、前記アップ／ダウンカウンター
（１４１）のキャリ信号を反転するインバーター（１４
４）と、該インバーター（１４４）の出力信号によりリ
ード制御信号を出力し前記比較器（１４３）の出力端子
（Ａ＜Ｂ）信号によりライト制御信号を出力するフリッ
プフロップ（１４５）と、前記比較器（１４３）の出力
端子（Ａ≧Ｂ）信号によりパルス信号を発生して前記ア
ップ／ダウンカウンター（１４１）にクリア信号として
印加するモノマルチバイブレーター（１４６）とにより
構成された請求項（１）記載の文書認識システムの水平
実行長さ平滑化回路。 - 【請求項４】 前記ライトアドレス設定部（１５０）
は、リード／ライト制御部（１４０）のライト制御信号
によりアドレス発生カウンター（１１０）のアドレス信
号をラッチするラッチ（１５１）及びそのラッチ（１５
１）の出力信号に前記リード／ライト制御部（１４０）
の計数値を減算して前記アドレス発生カウンター（１１
０）にロードデータとして印加する減算器（１５２）
と、前記ライト制御信号によりパルス信号を発生して前
記アドレス発生カウンター（１１０）にロード制御信号
として印加するモノマルチバイブレーター（１５３）と
により構成された請求項（１）記載の文書認識システム
の水平実行長さ平滑化回路。 - 【請求項５】 水平のピクセル個数のオフセット値を出
力し、垂直ピクセル個数だけリード完了時毎にキャリ信
号を発生し、開始アドレス値をロードして出力すると共
に前記キャリ信号の発生時毎にその開始アドレス値を増
加させた後垂直列の開始アドレス値に出力する開始アド
レス設定部（２１０）と、該開始アドレス設定部（２１
０）で開始アドレス値が出力するときから前記キャリ信
号が前記オフセット値だけ発生されるまでシステムクロ
ック信号を供給するシステムクロック供給部（２２０）
と、前記開始アドレス設定部（２１０）の開始アドレス
値を前記システムクロック信号によりロードして出力す
るアドレス発生カウンター（２３０）と、垂直方向のデ
ータが記憶されアドレス発生カウンター（２３０）のア
ドレス信号を受けてアクセスされるＶ−ＲＬＳＡメモリ
（２４０）と、該Ｖ−ＲＬＳＡメモリ（２４０）のライ
ト時にそのＶ−ＲＬＳＡメモリ（２４０）に低電位デー
タを印加すると共に前記システムクロック信号をカウン
トクロック信号に供給し、前記Ｖ−ＲＬＳＡメモリ（２
４０）のリード時にそのリードデータが基準信号と同様
な場合は前記システムクロック信号をカウントクロック
信号に供給し同様でない初期状態では比較イネーブル信
号を出力するカウント制御部（２５０）と、前記Ｖ−Ｒ
ＬＳＡメモリ（２４０）のリード／ライト状態により前
記カウント制御部（２５０）で出力するシステムクロッ
ク信号をアップ／ダウン計数し、その計数値を前記カウ
ント制御部（１３０）の比較イネーブル信号により水平
ドレス値と比較してその比較結果によりリード／ライト
制御信号を出力するリード／ライト制御部（２６０）
と、前記アドレス発生カウンター（２３０）のアドレス
信号値に前記開始アドレス設定部（２１０）のオフセッ
ト値を加算した後前記システムクロック信号によりその
アドレス発生カウンター（２３０）にロードさせ、前記
開始アドレス設定部（２１０）のオフセット値に前記リ
ード／ライト制御部（２６０）の計数値を乗じた後前記
アドレス発生カウンター（２３０）のアドレス信号値に
減算させ、その残りの値を前記リード／ライト制御部
（２６０）でライト制御信号が出力する初期状態におい
て前記アドレス発生カウンター（２３０）にロードさせ
るアドレス再設定部（２７０）とにより構成されてなる
文書認識システムの垂直実行長さ平滑化回路。 - 【請求項６】 前記開始アドレス設定部（２１０）は、
水平ピクセル個数をオフセット値に貯蔵して出力するラ
ッチ（２１１）と、垂直設定制御信号により垂直のピク
セル個数を貯蔵して出力するラッチ（２１３）と、リー
ド／ライト制御部（２６０）でリード制御信号が出力す
る状態においてシステムクロック信号を通過させるアン
ドゲート（２１８）と、前記ラッチ（２１３）の出力信
号をロード信号に受け前記アンドゲート（２１８）の出
力信号をダウンカウントしてキャリ信号を発生するダウ
ンカウンター（２１５）と、該ダウンカウンター（２１
５）のキャリ信号を前記リード／ライト制御部（２６
０）でリード制御信号が出力するとき通過させるバッフ
ァー（２１７）と、該バッファー（２１７）の出力信号
及び前記垂直設定制御信号をアンド調合して前記ダウン
カウンター（２１５）にロード制御信号として印加する
アンドゲート（２１６）と、開始設定制御信号により開
始アドレスをロードして前記ダウンカウンター（２１
５）のキャリ信号をアップカウントするアップカウンタ
ー（２１２）と、前記アンドゲート（２１６）の出力信
号制御を受け前記アップカウンター（２１２）の出力信
号を通過させるバッファー（２１４）とにより構成され
た請求項（５）記載の文書書認識システムの垂直実行長
さ平滑化回路。 - 【請求項７】 前記システムクロック供給部（２２０）
は、垂直設定制御信号をクロック信号に受け高電位信号
を出力するフリップフロップ（２２３）と、該フリップ
フロップ（２２３）の出力信号と基準クロック信号を論
理乗じてシステムクロック信号に供給するアンドゲート
（２２５）と、開始アドレス設定部（２１０）のキャリ
信号をアップカウントするアップカウンター（２２４）
と、該アップカウンター（２２４）の計数信号を開始ア
ドレス設定部（２１０）のオフセット値と比較する比較
器（２２１）と、該比較器（２２１）のクロック端子
（Ａ＝Ｂ）信号によりパルス信号を発生して前記フリッ
プフロップ（２２３）にクリア信号として印加するモノ
マルチバイブレーター（２２２）とにより構成された請
求項（５）記載の文書認識システムの垂直実行長さ平滑
化回路。 - 【請求項８】 前記カウント制御部（２５０）は、Ｖ−
ＲＬＳＡメモリ（２４０）のライト時にそのＶ−ＲＬＳ
Ａメモリ（２４０）に低電位のデータを印加するバッフ
ァー（２５１）と、前記Ｖ−ＲＬＳＡメモリ（２４０）
のリード時にそのリードデータを基準信号Ｂ＋と比較す
る比較器（２５２）と、該比較器（２５２）の出力端子
（Ａ＝Ｂ）信号をシステムクロック信号と論理乗ずるア
ンドゲート（２５３）と、前記Ｖ―ＲＬＳＡメモリ（２
４０）のリード／ライト状態により前記アンドゲート
（２５３）の出力信号及びシステムクロック信号φ１を
選択してカウントクロック信号に供給するセレクター
（２５４）と、前記比較器（２５２）の出力端子（Ａ＜
Ｂ）信号によりパルス信号を発生して比較イネーブル信
号に供給するモノマルチバイブレーター（２５５）とに
より構成された請求項（５）記載の文書認識システムの
垂直実行長さ平滑化回路。 - 【請求項９】 前記リード／ライト制御部（２６０）
は、Ｖ−ＲＬＳＡメモリ（２４０）のリード／ライト状
態によりカウント制御部（２５０）で出力するシステム
クロック信号φ１をアップ／ダウン計数するアップ／ダ
ウンカウンター（２６１）と、垂直方向のドレス値が設
定されたドレスホールド設定部（２６４）と、カウント
制御部（２５０）の比較イネーブル信号及び開始アドレ
ス設定部（２１０）のキャリ信号をアンド調合するアン
ドゲート（２６２）と、該アンドゲート（２６２）の出
力信号によりイネーブルされ前記アップ／ダウンカウン
ター（２６１）の計数値を前記ドレスホールド設定部
（２６４）のドレス値と比較する比較器（２６３）と、
該比較器（２６３）の出力端子（Ａ≧Ｂ）信号によりパ
ルス信号を出力するモノマルチバイブレーター（２６
６）と、該モノマルチバイブレーター（２６６）のパル
ス信号及び前記アップ／ダウンカウンター（２６１）の
キャリ信号をアンド調合してそのアップ／ダウンカウン
ター（２６１）にクリア信号として印加するアンドゲー
ト（２６７）と、前記アップ／ダウンカウンター（２６
１）のキャリ信号及びリセット信号ＲＳＴをアンド調合
するアンドゲート（２６５）と、該アンドゲート（２６
５）の出力信号によりリード制御信号を出力し前記比較
器（２６３）の出力端子（Ａ＜Ｂ）信号によりライト制
御信号を出力するフリップフロップ（２６８）とにより
構成された請求項（５）記載の文書認識システムの垂直
実行長さ平滑化回路。 - 【請求項１０】 前記アドレス再設定部（２７０）は、
アドレス発生カウンター（２３０）のアドレス信号値に
開始アドレス設定部（２１０）のオフセット値を加算す
る加算器（２７１）と、リード／ライト制御部（２６
０）の計数値に前記オフセット値を乗ずるマルチフライ
ア（２７２）と、前記アドレス発生カウンター（２３
０）のアドレス信号値に前記マルチフライア（２７２）
の出力信号値を減算させる減算器（２７３）とリード／
ライト制御部（２６０）のライト制御信号によりパルス
信号を発生するモノマルチバイブレーター（２７４）
と、開始アドレス設定部（２１０）の出力イネーブル信
号及び前記モノマルチバイブレーター（２７４）のパル
ス信号を夫々反転するインバーター（２７５）・（２７
６）及びそのインバーター（２７５）（２７６）の出力
信号及びシステムクロック信号をオア調合するオアゲー
ト（２７７）と、該オアゲート（２７７）の出力信号に
より前記加算器（２７１）の出力信号を通過させ前記ア
ドレス発生カウンター（２３０）にロード信号として印
加するバッファー（２７８）と、前記モノマルチバイブ
レーター（２７４）のパルス信号により前記減算器（２
７３）の出力信号を通過させ前記アドレス発生カウンタ
ー（２３０）にロード信号として印加するバッファー
（２７９）とにより構成された請求項（５）記載の文書
認識システムの垂直実行長さ平滑化回路。 - 【請求項１１】 水平実行長さ平滑化を行うＨ−ＲＬＳ
Ａ回路（１００）及び垂直実行長さ平滑化を行うＶ−Ｒ
ＬＳＡ回路（２００）と、該Ｖ−ＲＬＳＡ回路（２０
０）の完了信号によりシステムクロック信号を供給し該
システムクロック信号を計数しながら水平・垂直アドレ
ス信号に出力すると共に前記システムクロック信号が所
定回数出力するときそのシステムクロック信号の供給を
中断するシステムクロック及びアドレス供給部（３１
０）と、前記Ｖ−ＲＬＳＡ回路（２００）の完了信号出
力与否により前記システムクロック及びアドレス供給部
（３１０）の計数信号又は前記Ｈ−ＲＬＳＡ回路（１０
０）及びＶ−ＲＬＳＡ回路（２００）のアドレス信号を
選択して水平・垂直アドレス信号に出力すると共に前記
システムクロック信号及び反転した前記完了信号又は前
記Ｈ−ＲＬＳＡ回路（１００）及びＶ−ＲＬＳＡ回路
（２００）のリード／ライト制御信号を選択して出力す
るアドレス及びリード／ライト選択部（３２０）と、該
アドレス及びリード／ライト選択部（３２０）の水平・
垂直アドレスによりアクセスされリード／ライト制御信
号によりリード／ライト状態になるＨ−ＲＬＳＡメモリ
（１２０）及びＶ−ＲＬＳＡメモリ（２４０）と、該Ｈ
−ＲＬＳＡメモリ（１２０）及びＶ−ＲＬＳＡメモリ
（２４０）の出力データをビット別に論理乗ずるアンド
ゲート部（３３０）と、該アンドゲート部（３３０）の
出力信号を前記システムクロック信号の半週期間に通過
させ前記Ｈ−ＲＬＳＡメモリ（１２０）に記録データと
して印加するバッファー（３４０）とにより構成されて
なる文書認識システムの文書領域分割回路。 - 【請求項１２】 前記システムクロック及びアドレス供
給部（３１０）は、Ｖ−ＲＬＳＡ回路（２００）の完了
信号及び基準クロック信号を論理合わせるオアゲート
（３１１）と、該オアゲート（３１１）の出力信号をク
ロック信号に受けシステムクロック信号を出力するフリ
ップフロップ（３１２）と、前記システムクロック信号
をアップカウントし水平・垂直アドレスに供給するアッ
プカウンター（３１３）と、前記システムクロック信号
を所定回数カウントするときキャリ信号を発生して前記
フリップフロップ（３１２）にクリア信号として印加す
るダウンカウンター（３１４）とにより構成された請求
項（１１）記載の文書認識システムの文書領域分割回
路。 - 【請求項１３】 前記アドレス及びリード／ライト選択
部（３２０）は、Ｖ−ＲＬＳＡ回路（２００）の完了信
号を反転するインバーター（３２１）と、前記完了信号
により前記Ｈ−ＲＬＳＡ回路（１００）の水平アドレス
信号又はシステムクロック及びアドレス供給部（３１
０）のアドレス信号を選択して水平アドレス信号に出力
するセレクター（３２２）と、前記完了信号によりＶ−
ＲＬＳＡ回路（２００）の垂直アドレス信号又はシステ
ムクロック及びアドレス供給部（３１０）のアドレス信
号を選択して垂直アドレス信号に出力するセレクター
（３２３）と、前記完了信号によりＨ−ＲＬＳＡ回路
（１００）のリード／ライト制御信号又は前記システム
クロック信号を選択して水平リード／ライト制御信号に
出力するセレクター（３２４）と、前記完了信号により
Ｖ−ＲＬＳＡ回路（２００）のリード／ライト制御信号
又は前記インバーター（３２１）の出力信号を選択して
垂直リード／ライト制御信号に出力するセレクター（３
２５）とにより構成された請求項（１１）記載の文書認
識システムの文書領域分割回路。
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960910 |