JPH0660656A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0660656A JPH0660656A JP4206546A JP20654692A JPH0660656A JP H0660656 A JPH0660656 A JP H0660656A JP 4206546 A JP4206546 A JP 4206546A JP 20654692 A JP20654692 A JP 20654692A JP H0660656 A JPH0660656 A JP H0660656A
- Authority
- JP
- Japan
- Prior art keywords
- data
- word line
- sense amplifier
- bit line
- memory
- Prior art date
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Abstract
(57)【要約】
【目的】 チップ上で２つの行のデータの入れ替えを高
速で行える半導体メモリを得ること。 【構成】 各ビット線対ＢＬ，バーＢＬごとに２つのセ
ンスアンプＳＡ１，ＳＡ２を備え、片方のセンスアンプ
ＳＡ１とビット線対との間にＮＭＯＳトランジスタＴ，
Ｔ′を挿入する。１つのワード線ＷＬmのデータを読み
出し、上記片方のセンスアンプＳＡ１で増幅・ラッチし
た後、ＮＭＯＳトランジスタＴ，Ｔ′をオフする。その
後、もう一つのワード線ＷＬnのデータを読み出し、も
う一方のセンスアンプＳＡ２で増幅し、前者のワード線
ＷＬmのメモリセルに書き込む。その後、ＮＭＯＳトラ
ンジスタＴ，Ｔ′をオンして、前者のセンスアンプＳＡ
１にラッチされたデータを後者のワード線ＷＬnのメモ
リセルに書き込む。
速で行える半導体メモリを得ること。 【構成】 各ビット線対ＢＬ，バーＢＬごとに２つのセ
ンスアンプＳＡ１，ＳＡ２を備え、片方のセンスアンプ
ＳＡ１とビット線対との間にＮＭＯＳトランジスタＴ，
Ｔ′を挿入する。１つのワード線ＷＬmのデータを読み
出し、上記片方のセンスアンプＳＡ１で増幅・ラッチし
た後、ＮＭＯＳトランジスタＴ，Ｔ′をオフする。その
後、もう一つのワード線ＷＬnのデータを読み出し、も
う一方のセンスアンプＳＡ２で増幅し、前者のワード線
ＷＬmのメモリセルに書き込む。その後、ＮＭＯＳトラ
ンジスタＴ，Ｔ′をオンして、前者のセンスアンプＳＡ
１にラッチされたデータを後者のワード線ＷＬnのメモ
リセルに書き込む。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ等の半導体メ
モリに関するものであり、特に、メモリチップ上で、２
つの行のデータを高速で入れ替えることができる半導体
メモリを提供するものである。
モリに関するものであり、特に、メモリチップ上で、２
つの行のデータを高速で入れ替えることができる半導体
メモリを提供するものである。
【０００２】
【従来の技術】従来、１つのメモリ上でデータを入れ替
えたい場合、ＣＰＵを介して１語毎にアドレスを与え
て、データを転送する動作を繰り返すことにより実現し
ていた。図２は従来のシステムの概念図であり、１はメ
モリ、２はＣＰＵを示す。
えたい場合、ＣＰＵを介して１語毎にアドレスを与え
て、データを転送する動作を繰り返すことにより実現し
ていた。図２は従来のシステムの概念図であり、１はメ
モリ、２はＣＰＵを示す。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
装置では、２つの行のデータを入れ替える場合、図２に
示すように、ＣＰＵ２からメモリ１に１語毎にアドレス
を与えて両方の行のデータを読み出し、一方のデータを
ＣＰＵ２からメモリ１に１語毎にアドレスを与えてもう
一方の行に書き込み、もう一方のデータを前の行に書き
込むという操作を行っていたので、データ数に比例して
転送時間が増大するという問題点があった。
装置では、２つの行のデータを入れ替える場合、図２に
示すように、ＣＰＵ２からメモリ１に１語毎にアドレス
を与えて両方の行のデータを読み出し、一方のデータを
ＣＰＵ２からメモリ１に１語毎にアドレスを与えてもう
一方の行に書き込み、もう一方のデータを前の行に書き
込むという操作を行っていたので、データ数に比例して
転送時間が増大するという問題点があった。
【０００４】本発明は、従来の上記問題点に鑑みてなさ
れたものであり、２つの行のデータの入れ替えを高速で
行うことができる半導体メモリを提供するものである。
れたものであり、２つの行のデータの入れ替えを高速で
行うことができる半導体メモリを提供するものである。
【０００５】
【課題を解決するための手段・作用】通常のワード線及
びビット線を有するメモリにおいて、各ビット線対毎に
２つのセンスアンプを備え、且つ、片方のセンスアンプ
とビット線対との間に導通・遮断を制御するスイッチン
グ手段、例えば、ＮＭＯＳトランジスタを挿入する。１
つのワード線のデータを読み出し、上記片方のセンスア
ンプで増幅・ラッチした後、スイッチング手段をオフ状
態とする。その後、もう一つのワード線のデータを読み
出し、もう一方のセンスアンプで増幅し、前者のワード
線のメモリセルに書き込む。その後、上記スイッチング
手段をオン状態にして、前者のセンスアンプにラッチさ
れたデータを後者のワード線のメモリセルに書き込む。
以上により、２つのワード線のデータの入れ替えが完了
する。
びビット線を有するメモリにおいて、各ビット線対毎に
２つのセンスアンプを備え、且つ、片方のセンスアンプ
とビット線対との間に導通・遮断を制御するスイッチン
グ手段、例えば、ＮＭＯＳトランジスタを挿入する。１
つのワード線のデータを読み出し、上記片方のセンスア
ンプで増幅・ラッチした後、スイッチング手段をオフ状
態とする。その後、もう一つのワード線のデータを読み
出し、もう一方のセンスアンプで増幅し、前者のワード
線のメモリセルに書き込む。その後、上記スイッチング
手段をオン状態にして、前者のセンスアンプにラッチさ
れたデータを後者のワード線のメモリセルに書き込む。
以上により、２つのワード線のデータの入れ替えが完了
する。
【０００６】
【実施例】以下、実施例に基づいて本発明を詳細に説明
する。
する。
【０００７】図１は、本発明の一実施例の半導体メモリ
の構成図である。
の構成図である。
【０００８】図に於いて、ＷＬ0，…，ＷＬm，…Ｗ
Ｌn，…はワード線、ＢＬ0，バーＢＬ0，…はビット線
対、Ｍ00，…，Ｍ02，…Ｍn0，…，Ｍn2…はメモリセ
ル、ＢＬＥＱ0，…はビット線イコライズ回路である。
図に示すように、各ビット線対（ＢＬ0，バーＢＬ0）、
（ＢＬ1，バーＢＬ1）、…毎に、それぞれ、２つのセン
スアンプ（ＳＡ１0，ＳＡ２0）、（ＳＡ１1，ＳＡ
２1）、…が設けられている。また、各ビット線対（Ｂ
Ｌ0，バーＢＬ0）、（ＢＬ1，バーＢＬ1）…と、センス
アンプＳＡ１0，ＳＡ１1，…との間には、それぞれＮＭ
ＯＳトランジスタ（Ｔ0，Ｔ0′）、（Ｔ1，Ｔ1′）、…
が挿入されている。なお、センスアンプＳＡ２0，ＳＡ
２1，…は、コラムデコーダ出力によってオン・オフ制
御されるＮＭＯＳトランジスタ（ＣＴ0，ＣＴ0′）、
（ＣＴ1，ＣＴ1′）を介してデータ線ＤＬ，バーＤＬと
接続されている。
Ｌn，…はワード線、ＢＬ0，バーＢＬ0，…はビット線
対、Ｍ00，…，Ｍ02，…Ｍn0，…，Ｍn2…はメモリセ
ル、ＢＬＥＱ0，…はビット線イコライズ回路である。
図に示すように、各ビット線対（ＢＬ0，バーＢＬ0）、
（ＢＬ1，バーＢＬ1）、…毎に、それぞれ、２つのセン
スアンプ（ＳＡ１0，ＳＡ２0）、（ＳＡ１1，ＳＡ
２1）、…が設けられている。また、各ビット線対（Ｂ
Ｌ0，バーＢＬ0）、（ＢＬ1，バーＢＬ1）…と、センス
アンプＳＡ１0，ＳＡ１1，…との間には、それぞれＮＭ
ＯＳトランジスタ（Ｔ0，Ｔ0′）、（Ｔ1，Ｔ1′）、…
が挿入されている。なお、センスアンプＳＡ２0，ＳＡ
２1，…は、コラムデコーダ出力によってオン・オフ制
御されるＮＭＯＳトランジスタ（ＣＴ0，ＣＴ0′）、
（ＣＴ1，ＣＴ1′）を介してデータ線ＤＬ，バーＤＬと
接続されている。
【０００９】以下、図１によって、本発明による行デー
タの入れ替え方式を説明する。図に示す通り、ワード線
ＷＬとビット線ＢＬ又はバーＢＬとの交点にメモリセル
Ｍが存在する通常のメモリにおいて、ビット線対ＢＬp
及びバーＢＬp（以下、ｐ＝０，１，…はメモリ列番号
を意味する）の電位を、イコライズ回路ＢＬＥＱpによ
りイコライズした後、ｍ番目のワード線ＷＬmをＨレベ
ルに立ち上げ、ビット線対ＢＬp，バーＢＬPとセンスア
ンプＳＡ１ｐの間に置かれたＮＭＯＳトランジスタＴp
及びＴp′のゲートをＨレベルにして、ワード線ＷＬmに
つながったメモリセルＭｍpのデータをビット線対ＢＬp
及びバーＢＬpに読み出し、センスアンプＳＡ１pによっ
て増幅した後、ＮＭＯＳトランジスタＴp及びＴp′のゲ
ートをＬレベルにして、データをセンスアンプＳＡ１p
にラッチする。再度、ビット線対ＢＬp及びバーＢＬ
pを、イコライズ回路ＢＬＥＱpによりイコライズした
後、ｎ番目のワード線ＷＬnをＨレベルに立ち上げ、ワ
ード線ＷＬnにつながったメモリセルＭnpのデータをビ
ット線対ＢＬｐ及びバーＢＬpに読み出し、センスアン
プＳＡ２pによって増幅した後、ワード線ＷＬnをＬレベ
ルに立ち下げ、さらに、ワード線ＷＬmをＨレベルに立
ち上げ、ワード線ＷＬmにつながったメモリセルＭmpに
データを書き込み、ワード線ＷＬmをＬレベルに立ち下
げる。これにより、ワード線ＷＬn上のメモリセルのデ
ータが、ワード線ＷＬm上のメモリセルに転送されたこ
とになる。次に、再度、ビット線対ＢＬp及びバーＢＬp
をイコライズ回路ＢＬＥＱpによりイコライズした後、
先にセンスアンプＳＡ１pにラッチされていたデータ
を、ＮＭＯＳトランジスタＴp及びＴp′のゲートをＨレ
ベルにし、ワード線ＷＬnをＨレベルに立ち上げること
によって、ワード線ＷＬn上のメモリセルＭnpに書き込
む。最後に、ワード線ＷＬn及びＮＭＯＳトランジスタ
Ｔp及びＴp′のゲートをＬレベルに立ち下げる。以上
で、ワード線ＷＬm上のメモリセルのデータと、ワード
線ＷＬn上のメモリセルのデータとが入れ替えられたこ
とになる。
タの入れ替え方式を説明する。図に示す通り、ワード線
ＷＬとビット線ＢＬ又はバーＢＬとの交点にメモリセル
Ｍが存在する通常のメモリにおいて、ビット線対ＢＬp
及びバーＢＬp（以下、ｐ＝０，１，…はメモリ列番号
を意味する）の電位を、イコライズ回路ＢＬＥＱpによ
りイコライズした後、ｍ番目のワード線ＷＬmをＨレベ
ルに立ち上げ、ビット線対ＢＬp，バーＢＬPとセンスア
ンプＳＡ１ｐの間に置かれたＮＭＯＳトランジスタＴp
及びＴp′のゲートをＨレベルにして、ワード線ＷＬmに
つながったメモリセルＭｍpのデータをビット線対ＢＬp
及びバーＢＬpに読み出し、センスアンプＳＡ１pによっ
て増幅した後、ＮＭＯＳトランジスタＴp及びＴp′のゲ
ートをＬレベルにして、データをセンスアンプＳＡ１p
にラッチする。再度、ビット線対ＢＬp及びバーＢＬ
pを、イコライズ回路ＢＬＥＱpによりイコライズした
後、ｎ番目のワード線ＷＬnをＨレベルに立ち上げ、ワ
ード線ＷＬnにつながったメモリセルＭnpのデータをビ
ット線対ＢＬｐ及びバーＢＬpに読み出し、センスアン
プＳＡ２pによって増幅した後、ワード線ＷＬnをＬレベ
ルに立ち下げ、さらに、ワード線ＷＬmをＨレベルに立
ち上げ、ワード線ＷＬmにつながったメモリセルＭmpに
データを書き込み、ワード線ＷＬmをＬレベルに立ち下
げる。これにより、ワード線ＷＬn上のメモリセルのデ
ータが、ワード線ＷＬm上のメモリセルに転送されたこ
とになる。次に、再度、ビット線対ＢＬp及びバーＢＬp
をイコライズ回路ＢＬＥＱpによりイコライズした後、
先にセンスアンプＳＡ１pにラッチされていたデータ
を、ＮＭＯＳトランジスタＴp及びＴp′のゲートをＨレ
ベルにし、ワード線ＷＬnをＨレベルに立ち上げること
によって、ワード線ＷＬn上のメモリセルＭnpに書き込
む。最後に、ワード線ＷＬn及びＮＭＯＳトランジスタ
Ｔp及びＴp′のゲートをＬレベルに立ち下げる。以上
で、ワード線ＷＬm上のメモリセルのデータと、ワード
線ＷＬn上のメモリセルのデータとが入れ替えられたこ
とになる。
【００１０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、２つの行のデータを外部のＣＰＵからアドレスを
与えて読み出し、書き込むという操作を繰り返すことな
く、メモリチップ内で、１行のデータを一括して処理で
きるため、１行のデータ数に無関係に転送時間を短縮で
きる。
れば、２つの行のデータを外部のＣＰＵからアドレスを
与えて読み出し、書き込むという操作を繰り返すことな
く、メモリチップ内で、１行のデータを一括して処理で
きるため、１行のデータ数に無関係に転送時間を短縮で
きる。
【図１】本発明に係る半導体メモリの構成図である。
【図２】従来のシステムの概念図である。
ＢＬ，バーＢＬ ビット線対 ＳＡ１， ＳＡ２ センスアンプ Ｔ，Ｔ′ ＮＭＯＳトランジスタ
Claims (1)
- 【請求項１】 ビット線対毎に２つのセンスアンプを備
え、且つ、一方のセンスアンプとビット線対間に導通・
遮断を制御するスイッチング手段を備えて成ることを特
徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206546A JPH0660656A (ja) | 1992-08-03 | 1992-08-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4206546A JPH0660656A (ja) | 1992-08-03 | 1992-08-03 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660656A true JPH0660656A (ja) | 1994-03-04 |
Family
ID=16525177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4206546A Pending JPH0660656A (ja) | 1992-08-03 | 1992-08-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09180464A (ja) * | 1995-11-20 | 1997-07-11 | Lg Semicon Co Ltd | 半導体メモリ装置のメモリ駆動方法 |
| WO2005122177A1 (ja) * | 2004-06-09 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
-
1992
- 1992-08-03 JP JP4206546A patent/JPH0660656A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09180464A (ja) * | 1995-11-20 | 1997-07-11 | Lg Semicon Co Ltd | 半導体メモリ装置のメモリ駆動方法 |
| WO2005122177A1 (ja) * | 2004-06-09 | 2005-12-22 | Matsushita Electric Industrial Co., Ltd. | 半導体集積回路 |
| US7304883B2 (en) | 2004-06-09 | 2007-12-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| JPWO2005122177A1 (ja) * | 2004-06-09 | 2008-04-10 | 松下電器産業株式会社 | 半導体集積回路 |
| US7675769B2 (en) | 2004-06-09 | 2010-03-09 | Panasonic Corporation | Semiconductor integrated circuit |
| US7907438B2 (en) | 2004-06-09 | 2011-03-15 | Panasonic Corporation | Semiconductor integrated circuit |
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