JPH0660673A - 負帰還センス前置増幅器 - Google Patents

Abstract

(57)【要約】 【目的】 スタティックＲＡＭセルの情報の読み出し周
波数を高くすると共に、消費電力を低減したセンス前置
増幅器を提供する。 【構成】 セルに差動的に接続した第１と第２の線に電
流を流すことによりセルに記憶した２進数情報を読みだ
す。この第１の線と第２の線に接続した前置増幅器の第
１と第２のトランジスタは、第３と第４のトランジスタ
に制御電流を流し、読み出し電流がセルと第１と第２の
トランジスタの１つを流れていないとき、そのトランジ
スタにバイアス電流をつくる。出力線からの各瞬間のバ
イアス電流によって第３と第４のトランジスタの入力に
第１と第２のトランジスタの出力から負帰還をかけ応答
周波数を広くするとともに電力損を低減する。ビット線
やワード線に対する前置増幅器の対を並列に接続して周
波数応答をさらに向上し、電力損失を低減することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスタティックＲＡＭセル
に関し、より詳細にはスタティックＲＡＭセルに付随す
る前置増幅器に関する。特に本発明は、スタティックＲ
ＡＭセルとともに動作する、小さい消費電力で優れた周
波数応答を備えた前置増幅器に関する。

【０００２】

【従来の技術】ワークステーションやパーソナルコンピ
ュータには、ワークステーションやパーソナルコンピュ
ータにおける計算結果を表示するためディスプレイモニ
タ（たとえばテレビ受像管）が含まれている。ちょうど
芸術家がキャンバスの上に、近接してはいるが分離され
ている点を複数使って可視画像を創造するのと同様に、
この表示は複数の独立したピクセルにより形成される。
１つの絵の画像解像度（たとえば再生の忠実度）はスク
リーン上のピクセルの数によって決まる。たとえば、今
やワークステーションや高額のパーソナルコンピュータ
ではディスプレイモニタ上の１２８０ピクセルの解像度
が普通である。ディスプレイモニタ上の各画像は２つの
インタレースフレームから形成され、このフレームは毎
秒６０回の速さでディスプレイモニタ上に再生されるか
ら、このディスプレイモニタ上に前記画像を再生させる
ためには１２５メガヘルツを超える周波数でピクセル情
報を提供しなければならない。

【０００３】ワークステーションやパーソナルコンピュ
ータのディスプレイシステムには、ルックアップテーブ
ルが与えられている。ルックアップテーブルは効果的な
メモリであり、異なる色を表す信号がこのメモリの異な
る場所に記憶されている。各位置の色は、それぞれ赤、
緑、青の原色の特性を表す３つの連続した２進数ビット
により表される。３つの連続した２進数ビットのそれぞ
れを対応するアナログ値に変換し、かつこのアナログ値
によって表される色を混合することによって各位置に記
憶される色が得られる。ルックアップテーブル（メモ
リ）の各個々の位置に記憶される色は、マイクロプロセ
ッサからの命令にしたがって、いつでも新しい色に置き
換えることができる。

【０００４】各メモリ位置に対するルックアップテーブ
ルに２進数の形式で記憶される色情報はスタティックＲ
ＡＭセルの中に保管される。各スタティックＲＡＭセル
にはルックアップテーブルの個々の位置における色に対
する２進数情報の１つの２進数ビットが記憶される。ル
ックアップテーブルの各原色が８ビットの２進数で表さ
れ、かつルックアップテーブルの中に２５６の位置があ
る場合、これらの色を記憶するためにはルックアップテ
ーブルの中に全部で６１４４のスタティックＲＡＭセル
が与えられる。

【０００５】ディスプレイメモリを与えることによって
ルックアップテーブル内の色にアクセスできる。ディス
プレイメモリの中の連続するピクセルのそれぞれに対し
て２進数形式で情報がディスプレイメモリに記憶され
る。この情報はルックアップテーブルにおけるメモリ位
置（たとえば２５６）の特定の１つを表しており、ディ
スプレイメモリの中の連続するピクセルのそれぞれに対
してこのメモリ位置にアドレスが付される。ルックアッ
プテーブル内の各メモリ位置は、ルックアップテーブル
かディスプレイモニタの連続するピクセルの各位置に転
送される色情報を決定するためディスプレイメモリによ
りアドレスが付される。

【０００６】

【発明が解決しようとする課題】各スタティックＲＡＭ
セルはセル内の２進数情報を読めるような構造になって
いる。望ましくは、相補形信号を与えるように差動的に
接続された２本の線をセルが有する。２進数「１」がセ
ルに記憶されているときは、セルと１つの線を通って電
流が流れ、２進数「０」がセルに記憶されているとき
は、セルともう１つの線を通って電流が流れる。この電
流の振幅は相対的に小さい。セルから読み出した２進数
情報を、色を表す別の２進数ビットにより処理できるレ
ベルに変換するためには、セル電流によって表される情
報を増幅しなければならない。最近までこの増幅には周
波数に限界があった。すなわち、ソースワードの中の関
連する２進数ビットの情報を用いてセルの情報を対応す
るアナログ値に変換することができる周波数に限度があ
ったのである。またこの増幅により電力損失が発生し
た。

【０００７】米国特許第４，９０５，１８９号「情報の
読み出し書き込み用システム」は、１９９０年２月２７
日付けで当該出願人に対して発行され、さらに当該出願
の譲受人に対して譲渡の登録がされたが、この出願にお
いては、スタティックＲＡＭセルと前置増幅器およびセ
ルに付随する増幅器ステ−ジが開示されかつ特許請求さ
れている。このスタティックＲＡＭセルには、セルに情
報を書き込んでいるとき、同時に高周波でセルから情報
を読み出せる、或いはマイクロプロセッサによりセルか
ら情報を読み出せるようになっているという利点があ
る。このセルの構造は以下のようになっている。すなわ
ち、セルから高周波で読み出しても、セルへの情報の書
き込み或いはマイクロプロセッサによるセルからの情報
の読み出しに影響せず、たとえこれら書き込み読み出し
動作が同時に発生した場合でも影響しないような構造と
なっている。米国特許第４，９０５，１８９号における
前置増幅器と増幅器は、関連する２進数情報を用いてセ
ルから読み出した情報に対応するアナログ値に変換する
ことができる周波数を高くする様に、このセルと協力し
て働いている。

【０００８】

【課題を解決する手段】米国特許第４，９０５，１８９
号により提供された上記回路があるとしても、本発明は
セルから情報を読み出す周波数を高くするためのスタテ
ィックＲＡＭと改良された前置増幅器との組合せを提供
している。本発明によるセルと前置増幅器はセルの電力
消費率を低減させる一方、応答周波数を広げているので
ある。また、本発明は異なるセルの前置増幅器の間の相
互関係を与え、相互に関連するセルの応答周波数をより
広くすると共に、相互に関連するセルの電力消費を低減
させている。

【０００９】本発明の１つの実施例において、差動的に
接続された第１と第２の線を有するスタティックＲＡＭ
は、前記セルと２進数「１」を読むための前記第１の線
を介して電流を流し、或いは前記セルと２進数「０」を
読むための前記第２の線を介して電流を流すことによ
り、前記セルに記憶された２進数情報を読み出す。前置
増幅器の第１のトランジスタおよび第２のトランジスタ
はそれぞれ前記第１の線および第２の線に接続され、そ
れぞれ２進数「１」と２進数「０」を表す出力を与え
る。前記第１のトランジスタおよび第２のトランジスタ
は、第３のトランジスタおよび第４のトランジスタにそ
れぞれ制御電流を流し、第１のトランジスタおよび第２
のトランジスタの１つと前記セルを介して読み出し電流
が流れない場合、そのトランジスタにバイアス電流を流
す様にする。前記第３のトランジスタおよび第４のトラ
ンジスタを制御することにより、セルの全数と読み出し
線のバイアス電流が与えられた場合に、前記セルから情
報を読み出して増幅する周波数が高くなる。

【００１０】本改良では、それぞれ前記第３のトランジ
スタと第４のトランジスタの入力（たとえばゲート）を
制御するために前記第１のトランジスタと第２のトラン
ジスタの出力（たとえばドレイン）からそれぞれ負帰還
をかけることによって、セルの出力電流を流す線のバイ
アス電流は各瞬間で減少する。これによってセルから２
進数情報を読み出す周波数を拡大するとともに、電力の
損失を低減している。前記第３のトランジスタと第４の
トランジスタに対する制御回路の中にインピーダンスを
含めることによって前記第３のトランジスタと第４のト
ランジスタの応答を遅延させ、この周波数をさらに拡大
することができる。

【００１１】周波数応答をさらに向上させるため、異な
るビット線およびワード線に対する前置増幅器の対を並
列に接続する。重複と考えられる構成部分を取り除き、
１対の線上で１つの回路セルだけが読み出し電流を流
し、これによってさらに電力消費を低減し、接続された
前置増幅器の応答周波数を広くするような相互接続とな
っている。

【００１２】

【実施例】図１（ａ）はスタティックＲＡＭ（一般に１
０で示す）と、前置増幅器ステージ（一般に１２で示
す）を示す。これらは米国特許第４，９０５，１８９号
に開示され特許請求されているものである。スタティッ
クＲＡＭセル１０と前置増幅器１２はＣＭＯＳ回路から
つくられるが、他の回路も使用可能である。スタティッ
クＲＡＭセル１０には線１４、１６（「ＳＢＬｎ」およ
び「反転ＳＢＬｎ」と示す）と、高速ビット線１８、２
０（「ＦＢＬｎ」および「反転ＦＢＬｎ」と示す）とが
含まれている。スタティックＲＡＭセル１０には線２２
（「ＳＷＬ」と示す）と線２４ （「ＦＷＬ」と示す）
とが含まれている。線１４、１６は低速ビット線に対す
る相補形ビット情報を提供し、線１８、２０は高速ビッ
ト線に対する相補形ビット情報を提供する。線２２は低
速ビットワードに対する情報を提供し、線２４は高速ビ
ットワードに対する情報を提供する。（図示されていな
い）マイクロプロセッサからセル１０に２進数情報を記
録するために、或いはセルの情報をマイクロプロセッサ
に読み出すために、低速ワード線２２と低速ビット線１
４、１６が設けられている。セル１０から情報を読み出
して（図示されていない）ビデオスクリーン上のアナロ
グの色に変換するために、高速ワード線２４と高速ビッ
ト線１８、２０が設けられている。

【００１３】低速ビット線１４、１６は電源２６から正
の電力（たとえば＋５ボルト）を受電し、ｎ型トランジ
スタでも良いトランジスタ２８、３０のドレインにそれ
ぞれ接続されている。トランジスタ２８、３０のゲート
は低速ワード線２２により共通になっている。トランジ
スタ２８のソースは、トランジスタ３２のソース、トラ
ンジスタ３６のドレイン、およびトランジスタ３４、３
８のゲートとそれぞれ共通になっている。トランジスタ
３２、３４はｎ型トランジスタでも良く、トランジスタ
３６、３８はｐ形トランジスタでも良い。トランジスタ
３２、３６のゲート、トランジスタ３４のソースおよび
トランジスタ３８のドレインはトランジスタ３０のソー
スに接続されている。トランジスタ３６、３８のソース
は電源２６から起動電圧を受け、トランジスタ３２、３
４のドレインはアースのような基準電位と共通になって
いる。

【００１４】トランジスタ４０、４２のソースは相補形
高速ビット線１８、２０にそれぞれ接続されている。ト
ランジスタ４０、４２はｎ型トランジスタでも良い。ト
ランジスタ４０、４２のゲートは高速ワード線２４の電
圧を受ける。トランジスタ４０、４２のドレインからト
ランジスタ４４、４６のソースに対する接続がそれぞれ
行われている。トランジスタ４４、４６はｐ形トランジ
スタでも良い。トランジスタ４４、４６のゲートはトラ
ンジスタ３４、３２のソースとそれぞれ共通にしても良
い。トランジスタ４４、４６のドレインはアースのよう
な基準電位と共通しても良い。

【００１５】相補形高速ビット線１８、２０はトランジ
スタ５０、５２のドレインにそれぞれ延びており、これ
らは共にｎ型トランジスタでも良い。トランジスタ５
０、５２は前置増幅器１２の中に含まれている。トラン
ジスタ５０、５２のベースは電源２６から正のバイアス
電圧を受けている。トランジスタ５０、５２のソースは
アースのような基準電位にあっても良い。また相補形高
速ビット線１８、２０はトランジスタ５４、５６のソー
スにそれぞれ接続されているが、トランジスタ５４、５
６はｎ型トランジスタでも良い。トランジスタ５４、５
６のゲートは電源２６から正にバイアスされている。ト
ランジスタ５４、５６のドレインは出力線５８、６０お
よびトランジスタ６０、６２のドレインと共通になって
いるが、トランジスタ６０、６２はｐ形トランジスタで
も良い。トランジスタ６２、６４のゲートがバイアス電
圧（ＶＰＢ）を受けると、これらのトランジスタを通る
小振幅の一定電流が生じる。トランジスタ６２、６４の
ソースには電源２６からの正電圧が供給されている。

【００１６】低速ビット線１４、１６を介してマイクロ
プロセッサからスタティックＲＡＭセル１０に２進数情
報を書き込むには、線８０、８２にそれぞれ信号を与え
て２進数「１」と２進数「０」を表す。線８８の信号に
より増幅器８４がイネーブルされると、２進数「１」を
表す信号が増幅器を介して低速ビット線１４に与えられ
る。トランジスタ２８のゲートが関連するワード線２２
からの高電圧を受けると、この信号によりトランジスタ
２８は導通となる。したがって、トランジスタ２８、３
２を含む回路を電流が流れ、トランジスタ２８のソース
に低電圧が生じる。トランジスタ３２のソースの電圧が
アースに近い低電圧になると、トランジスタ３８のゲー
トが導通の状態となり、トランジスタ３８のドレインの
電圧は相対的に高くなる。

【００１７】同様に、線２２の電圧によりワード線が活
性化された時点で、増幅器８６を介してスタティックＲ
ＡＭセル１０に２進数「０」が書き込まれると、トラン
ジスタ３０は導通になる。この電圧によりトランジスタ
３０が導通になると、次にトランジスタ３４のソースに
低電圧が生じる。この低電圧によりトランジスタ３６は
導通となり、このトランジスタのドレインに高電圧が生
じる。トランジスタ３２、３４、３６、３８は、相補形
低速ビット線１４、１６を介して（図示されていない）
マイクロコンピュータからセル１０に書き込まれた情報
をトランジスタ３６、３８のドレインの電圧に記憶させ
るラッチ回路として動作する。

【００１８】ラッチ回路網によりセル１０にラッチされ
た情報が読み出される場合、ワード線２４に正の信号が
与えられる。これによりトランジスタ４０、４２は導通
となる。しかし、トランジスタ３２、３４、３６、３８
のラッチされた状態に依存して、トランジスタ４０、４
２の１つだけが導通する。２進数「０」に対しては、ト
ランジスタ３４のソースとトランジスタ３８のドレイン
の正電圧により、トランジスタ４４が導通となりトラン
ジスタ４０、４４および線１８を含む回路を電流が流れ
る。

【００１９】同様に、トランジスタ３２、３４、３６、
３８により形成されるラッチ回路網から２進数「１」が
読み出されると、線２０に低電圧が生じる。これは、ト
ランジスタ４２、３６の導通状態によりトランジスタ４
６のソースおよびゲートに高電圧が加えられ、トランジ
スタ４６が導通となるからである。線２０に生じた低電
圧は２進数「１」を表す。線１８、２０に電流が流れた
結果としてこれらの線に生じる信号は、ディスプレイモ
ニタ（図示されず）に色を表示するためのディジタル・
アナログ変換に使用される。

【００２０】スタティックＲＡＭセル１０には重要な利
点がある。たとえば、トランジスタ４４、４６は分離用
トランジスタとして作動し、トランジスタ３２、３４、
３６、３８により形成されるラッチから線１８、２０を
介した２進数情報の読み出しが、マイクロコンピュータ
からこのラッチに２進数情報を同時に書き込むことに影
響されないようにしているのである。このような方法
で、線１８、２０を介してセルから情報が読み出されて
いる時に同時に線１４、１６を介してセル１０に情報が
書き込まれても、マイクロプロセッサから常に正しい情
報がラッチ回路網に記憶される。また線１８、２０を介
して情報を読み出すときも、線１４、１６を介して情報
を書き込むときも差動的に動作するという点で、セル１
０には利点がある。これによりセル１０の応答感度が高
くなる。

【００２１】前に読み出したセル１０の情報を照合する
ため、この情報はセル１０から線１４、１６を介してマ
イクロコンピュータに読み出されるが、これらの線を介
した情報の読み出しは線１８、２０を介した情報の同時
読み出しに影響されないということは理解できるであろ
う。線１８、２０を介した情報の読み出しによりビデオ
モニタのピクセルに色情報が提供される。線１４、１６
を介した情報の読み出しは、マイクロプロセッサから前
にセル１０に記憶させた情報を照合するために設けられ
ている。

【００２２】高速ビット線１８、２０を流れる電流によ
りセル１０から読み出された信号はトランジスタ５４、
５６のソースに導かれ、これらのトランジスタを流れる
電流が生じる。たとえば、２進数「０」を示すトランジ
スタ４０、４４を電流が流れると、アースに近い電圧が
線１８に生じる。この低電圧により、電源２６とトラン
ジスタ６２、５４を含む回路を電流が流れ出力線５８に
低電圧が生じる。同様に、２進数「１」を表すため出力
線６０に低電圧が生じる。この低電圧はトランジスタ６
４、５６を含む回路に流れる電流によって生じる。

【００２３】トランジスタ５０、５２はトランジスタ５
４、５６を含む回路の中にそれぞれ含まれ、前置増幅器
１２の応答周波数を広くする。トランジスタ６２、６４
は、２進数「０」を表す線１８および２進数「１」を表
す線２０を流れる電流値の数分の１（１／２くらい）の
電流が流れるようにバイアスされる。このバイアス電流
はトランジスタ５０、５２を通ってアースのような基準
電位へと流れる。これらの電流によりトランジスタ５
４、５６の相互コンダクタンスが大きくなり、トランジ
スタ３２、３４、３６、３８により定義されるラッチ回
路網の中の２進数情報を読み出す時間が減少する。

【００２４】図１（ａ）に示すスタティックＲＡＭセル
１０と前置増幅器により１００メガヘルツを超える高周
波数が得られている。しかし、このようなスタティック
ＲＡＭと前置増幅器の利点も時間の経過と共に限界にき
ていることが判明した。たとえば、ワークステーション
やパーソナルコンピュータに含まれるディスプレイモニ
タの画像の解像度を向上させるには、最近では３００メ
ガヘルツもの高い周波数が要求されている。さらに、ル
ックアップテーブルの各メモリ位置に与えられるビット
数を増加させるためルックアップテーブルのセル数はつ
ぎつぎに増加している。メモリ位置における原色の２進
数値を高い解像度で表示するために、ビット数が増加さ
れる。たとえば、ルックアップテーブルのある位置にお
ける赤の原色に対するビット数は、時と共に４ビットか
ら６ビット、８ビットへと増加し、最近では赤の影の部
分の解像度を向上するために１０ビットに増加してい
る。

【００２５】ルックアップテーブルの各メモリ位置にお
けるスタティックＲＡＭセルの数が増加すると、ルック
アップテーブルの中の分布容量が増加し、ルックアップ
テーブルの応答周波数が低くなる。さらに、ルックアッ
プテーブルのセル数が増加してルックアップテーブルの
分布容量が増加すると、ルックアップテーブル、前置増
幅器およびルックアップテーブルに続く増幅器の電力損
失がかなり増加する。チップ上の電気回路のリード線の
太さが細くなるのにともない、ルックアップテーブルが
チップに占めるスペースは次第に小さくなっているの
で、この電力損失が増加することは特に悪い影響を及ぼ
すことになる。

【００２６】図１（ａ）のスタティックＲＡＭセル１０
と前置増幅器の応答周波数における限界は図１（ｂ）の
波形から判る。線１８、２０に生じる電圧は図１（ｂ）
の１００、１０２でそれぞれ示されている。これから判
るように、線２０が低電圧に、そして線１８が高電圧に
なっているので、当初セル１０の中では２進数値の
「１」になっている。出力線５８、６０の電圧はそれぞ
れ１０４、１０６で示されている。それぞれの端に矢印
のある線１０８は、線１８と線２０の間の電圧差が次の
ステージの動作をトリガするしきい値となるときの時間
を示している。これから判るように、線１８の電圧１０
０と線２０の電圧１０２とが交差する時間としきい値電
圧１０８の時間との間には時間差１１０がある。

【００２７】図１（ａ）に示す前置増幅器の応答速度を
速くし、かつこの前置増幅器の電力損失を減少させる本
発明の実施例を図２（ａ）に示す。図２（ａ）に示す実
施例では、スタティックＲＡＭセルは一般にブロックの
形式で１３０で示されている。スタティックＲＡＭセル
１３０は望ましくは図１（ａ）のスタティックＲＡＭセ
ル１０と同じであるが、差動的に接続され、かつ、図１
（ａ）に示す線１８、２０に対応する線１３２、１３４
を備えているいかなるスタティックＲＡＭセルであって
も良い。

【００２８】図２（ａ）で全体として１３６で示される
前置増幅器はセル１３０に付随する。前置増幅器１３６
は一般に図１（ａ）の前置増幅器１２と同じである。こ
のため、図２（ａ）のトランジスタ１４０、１４２、１
４４、１４６、１４８、１５０は、図１（ａ）のトラン
ジスタ５０、５２、５４、５６、６２、６４に対応す
る。しかし、出力線１５４とトランジスタ１４０のゲー
トの間にインピーダンス、望ましくは好適に抵抗器１５
２、によって負帰還が設けられている。同様に、出力線
１５８とトランジスタ１４２のゲートの間にインピーダ
ンス、望ましくは抵抗器１５６、によって負帰還が設け
られている。出力線１５４、１５８は図１（ａ）の出力
線５８、６０にそれぞれ対応している。トランジスタ１
７０のゲートおよびドレインはトランジスタ１４０、１
４２のソースに接続されている。トランジスタ１７０は
ｎ形トランジスタでもよい。トランジスタ１７０のドレ
インはアースのような基準電位を受けている。

【００２９】２進数「１」を表す電流が線１３４を流れ
ると、トランジスタ１４６のドレインに低電圧が生じ
て、トランジスタ１４６、１５０を電流が流れ、トラン
ジスタ１４６が高相互コンダクタンスのため、出力線１
５８に低電圧が生じる。この低電圧は抵抗器１５６を介
してトランジスタ１４２のゲートに導かれ、これにより
トランジスタ１４２を流れる電流が減少する。トランジ
スタ１７０によりトランジスタ１４０、１４２のドレイ
ンに加えられるバイアスによってトランジスタ１４２を
通る電流の減少が助長される。実際には、トランジスタ
１４２を流れる電流はセル１３０とビット線１３４を流
れる電流の１／６くらいの値に減少する。

【００３０】図１（ａ）のセル１０とビット線２０を流
れる電流を１の単位値として考えると、図１（ａ）のト
ランジスタ２８、３０のそれぞれを流れる電流は１／２
の値に設定される。従って図１（ａ）のセル１０と前置
増幅器１２を流れる電流の累積値は２となるだろう。し
かしながら、図２（ａ）の実施例では、セルの２進数値
「１」に対してセル１３０と前置増幅器１３６を流れる
電流の累積値は、ビット線１３４における１、トランジ
スタ１４０における１／２、トランジスタ１４２におけ
る１／６を有する。このことは、セル１３０と前置増幅
器１３６の電流の累積値を基礎の値とした場合、図１
（ａ）に示す実施例における消費電力に比較して、図２
（ａ）の実施例における消費電力では、およそ２０％減
少していることを表している。

【００３１】前置増幅器１３６の消費電力の減少に加
え、トランジスタ１４２のゲートに加えられる負のバイ
アスにより前置増幅器の周波数応答が向上する。たとえ
ば、セルが２進数「１」の状態にあるとき、トランジス
タ１４０を流れるバイアス電流はトランジスタ１４２を
流れるバイアス電流のおよそ３倍も大きい。このためト
ランジスタ１４０の相互コンダクタンスは、トランジス
タ１４２の相互コンダクタンスよりもかなり大きくな
る。トランジスタ１４４に比べてトランジスタ１４２の
相互コンダクタンスが増加すると、線１３２はセル１３
０からの２進数「０」の読み出しにより速く応答する。

【００３２】セル１３０の信号が２進数「１」と２進数
「０」の間で変わる場合、トランジスタ１４０、１４２
のゲートにそれぞれ導かれるフィードバック電圧は、抵
抗器１５２、１５６により遅れが生じるということは理
解できるであろう。たとえば、セル１３０の信号が２進
数「１」から２進数「０」に変わると、トランジスタ１
４０を流れる電流は、セル１３０を流れる電流の１／２
の大きさから、セル電流の１／６の大きさに変わる。し
かしこの変化は抵抗器１５２によって若干遅れる。この
遅れにより、トランジスタ１４４は相対的に高い相互コ
ンダクタンスの状態が長く続き、したがって、出力線１
３２、１３４の間で、次のステ−ジの動作をトリガする
しきい値電圧が生じる迄の時間が短縮する。

【００３３】また、抵抗器１５６によって生じる遅れに
より、セル１３０の信号が２進数「１」から２進数
「０」に変わるときに前置増幅器１３６の応答時間の短
縮が促進される。この遅延時間のため、２進数「０」を
表す電流がセル１３０と線１３２を流れ始めた後、短時
間の間トランジスタ１４２、１４６を低バイアス電流が
流れ続ける。この低バイアス電流のために、前置増幅器
１３６の次のステ−ジをトリガするしきい値電圧差が線
１５４、１５８に生じるまで、トランジスタ１４４、１
４０は高相互コンダクタンスになっている。

【００３４】前置増幅器１３６の応答時間が短縮される
ことを図２（ｂ）に示す。これから判るように、線１３
２、１３４の電圧はそれぞれ１７０、１７２で示されて
いる。これらの曲線は、セルの値が「１」から「０」に
変わることを示しており、線１３２では高電圧から低電
圧に変わり、線１３４では低電圧から高電圧に変わるこ
とを示している。出力線１５４、１５８の電圧は図２
（ｂ）においてそれぞれ１７４、１７６で示されてい
る。線１５４と、線１５８の間のしきい値電圧は図２
（ｂ）の１７８で示されている。これから判るように、
電圧１７０、１７２の間で交差が生じる時間１７９と、
しきい値電圧１７８ができる時間は図１（ａ）に示すそ
れに比較してかなり減っている。これは図２（ａ）に示
す前置増幅器の応答周波数が図１（ａ）に示す前置増幅
器の応答周波数よりも高いことを示している。

【００３５】図３は本発明のもう１つの実施例を示す。
図３に示す実施例では、セル１３０と前置増幅器１３６
の配列は図２（ａ）に示す配列と同じように示されてい
る。前置増幅器１３６には、図２（ａ）と同様、トラン
ジスタ１４０、１４２、１４４、１４６、１４８、１５
０と抵抗器１５２、１５６が含まれている。また図３に
示す実施例には、一般に１８０で示し、セル１３０と同
じビット線１３２、１３４に接続されているが、セル１
３０とは異なるワード線によって制御されるセルが含ま
れている。セル１３０は、線１８２を介して高速ワード
線０に接続され、線１３２、１３４を介して高速ビット
線０に接続されているように示されている。セル１８０
は高速ビット線１３２、１３４に接続され、かつ高速ワ
ード線０とは異なるワード線（図示されず）に接続され
ている。

【００３６】一般に１８４、１８６で示す２つの別のセ
ルが図３に示す実施例に含まれている。セル１８４はワ
ード線１に対応するワード線１８８に接続され、またビ
ット線１に相補形２進数ビット線信号を与える線２３
２、２３４に接続されている。またセル１８６は線２３
２、２３４に接続されているが、ワード線１８８とは異
なる（図示されていない）ワード線に応答する。

【００３７】一般に２００で示される前置増幅器は、前
置増幅器１３６がセル１３０に付随するの同じやり方で
セル１８４に付随する。以下の説明を単純にするために
前置増幅器２００の要素は、前置増幅器１３６の要素と
同じ参照番号を与えることにする。但し、図２（ａ）に
示す実施例では先頭の数が１であるが、前置増幅器２０
０の要素は先頭の数が２である。たとえば、図２（ａ）
と、図３の左側にある前置増幅器１３６のトランジスタ
１４０、１４２は、図３の右側にある前置増幅器２００
では２４０、２４２の番号が付けられている。

【００３８】図３に示す実施例では、前置増幅器１３６
からの出力線１５４、１５８は前置増幅器２００からの
出力線２５４、２５８にそれぞれ接続されている。さら
に、トランジスタ１４８、１５０は、図２（ａ）に示す
実施例のように、出力線１５４、１５８に接続されてい
るように示されている。しかしながら、出力線１５４、
２５４は共通であるから、トランジスタ１４８に接続さ
れている線１５４に対応する線２５４に接続されている
トランジスタはない。同様に、出力線１５８、２５８は
共通であるから、トランジスタ１５０に接続されている
線１５８に対応する線２５８に接続されているトランジ
スタはない。以後、出力線１５４、２４５は線１５４と
名付け、出力線１５８、２５８は線１５８と名付けるこ
とにする。

【００３９】これから理解できるように、トランジスタ
１４８、１５０に対応する２つのトランジスタが除かれ
ることにより回路が簡単になると共に前置増幅器２００
の中の電力損失が減少する。さらに、図３では前置増幅
器１３６、２００のような前置増幅器の対が相互に結合
されているが、本発明の範囲から逸脱することなしに、
上記と同じ方法により、これらの対よりもさらに多くの
前置増幅器を相互に結合できることが理解されるであろ
う。

【００４０】図３で、セル１３０、１８０およびこの列
の全ての他のセルは、高速ビット線０を示すビット線１
３２、１３４（「ＦＢＬ０」、「反転ＦＢＬ０」）を有
している。図２（ａ）の前置増幅器１３６に関する説明
の中で、前置増幅器の１側は（値が１の）出力電流を増
幅して相対的に小さいバイアス電流（１／６の電流）を
提供すると仮定し、前置増幅器の他側は相対的に大きい
バイアス電流（１／２の電流）を提供すると仮定した。
図３は第１の前置増幅器（たとえば１３６）のバイアス
電流により、第１の前置増幅器（たとえば１３６）が結
合する第２の前置増幅器（たとえば２００）に付随する
セルからの信号に対する周波数応答が向上する場合の関
係を示している。図４（ａ）、図４（ｂ）、図４（ｃ）
は動作の関係を示す異なる３つの例をそれぞれ示してい
るが、この例における前置増幅器の周波数応答は向上し
ている。

【００４１】線１３２、１３４（「ＦＢＬ０」、「反転
ＦＢＬ０」）が当初「１」を出力している関係を図４
（ａ）に示す。これは、線１３２に対して３００（及び
ＦＢＬ０）で、線１３４に対して３０２（及び反転ＦＢ
Ｌ０）でそれぞれ示されている。この動作状態において
は、前置増幅器１３６のバイアス電流の大部分はトラン
ジスタ１４４、１４０とトランジスタ１７０を流れる。
これにより、セル１３０、セル１８０或いは線１３２
（ＦＢＬ０）に接続されている他の全てのセルからの電
流が線１３２を全然流れなくても、トランジスタ１４４
は高コンダクタンスに維持される。

【００４２】つぎに２進数「０」を読むためにセル１３
０がトリガされたとすると、ワード線１８２（ＦＷＬ
０）の電圧が図４（ａ）の３０３で示すように上昇す
る。このためセル１３０と線１３２に電流が流れて、線
１３２に低電圧が生じる。この低電圧は図４（ａ）の３
００ａで示す。これと同時に、セル１３０を通って線１
３４に電流が全然流れないと、線１３４の電圧は図４
（ａ）の３０２（ａ）で示すように上昇する。

【００４３】図３の線１５４に生じた電圧は図４（ａ）
の３０４で示され、線１５８に生じた電圧は図４（ａ）
の３０６で示される。これから判るように、セル１３０
から線１３２を通って電流は全然流れていないから、３
０４の初期の電圧は高い。２進数「０」を表す線１３２
を電流が流れると、線１５４の電圧は図４（ａ）の３０
４ａで示すように下降する。これと同時に、セル１３０
によって２進数「０」が読み出されているとき、セル１
３０から線１３４を通って電流は全然流れないから、線
１５８の電圧は上昇する。線１５８の電圧は、図４
（ａ）の３０６ａで示される。

【００４４】図２（ｂ）の１７８、１７９で示すような
動作と同様に、図４（ａ）の例でも、前置増幅器１３６
に続くステ−ジをトリガするしきい値電圧は速い基準で
生じる。前置増幅器１３６と前置増幅器２００を結合し
ても、図４（ａ）の例に示す速い関係が損われることは
たしかにない。もし何か起こるとすれば、この結合によ
って速い関係がさらに向上することである。

【００４５】図４（ａ）で、線２３２の電圧は３０８で
示され、線２３４の電圧は３１０で示されている。これ
から判るように、線２３２の電圧３０８は、当初、線２
３４の電圧３１０より僅かに高い。これは線１５４の電
圧が、当初、線１５８の電圧よりも高いことに起因す
る。しかしセル１３０から２進数「０」を表す線１３２
を通って電流が流れるために線１５４の電圧が下降する
と、これによって線２３２の電圧が僅かに下降する。こ
の状況は図４（ａ）の３０８ａで示されている。これと
同時に図４（ａ）の３１０ａで示すように線２３４の電
圧は上昇する。

【００４６】これから判るように、２進数「０」を表す
ようにセル１３０がトリガされたとき、線２３２、２３
４の電圧はほとんど変化しない。これの意味すること
は、セル１３０の２進数信号が２進数の値「１」から２
進数の値「０」に変わるとき、前置増幅器１３６の中で
は非常に少ししか電力が消費されないということであ
る。これは前置増幅器１３６、２００の出力線を結合し
て得られる利点のひとつとなっている。

【００４７】図４（ｂ）は前置増幅器１３６と前置増幅
器２００の間の別の動作関係を示す。この動作関係で
は、セル１３０は当初「１」を示している。このためセ
ル１３０から線１３４（反転ＦＢＬ０）を通って電流が
流れ、この線に低電圧が生じる。これと同時に、線１３
２（ＦＢＬ０）に高電圧が生じる。線１３２の電圧は３
２０（或いはＦＢＬ０）で示され、線１３４の電圧は３
２２（或いは反転ＦＢＬ０）で示されている。

【００４８】セル１３０から２進数「１」を指定する線
１３４に電流が流れている間、図４（ｂ）の３２６で示
すように出力線１５８の電圧は低く、図４（ｂ）の３２
４で示すように出力線１５４の電圧は高い。線２３２の
電圧は３２８で示され、線２３４の電圧は３３０で示さ
れている。これから判るように、たとえば、セル１８
４、１８６など、ワード線１８８（ＦＷＬ１）に接続さ
れているどのセルからも出力が与えられないので、これ
らの電圧は共に相対的に高い。

【００４９】ワード線１８８（ＦＷＬ１）の信号３３２
によってワード線１８８にエネルギが与えられると、セ
ル１８４に「０」が生じるものとする。この状況の下
で、セル１８４からビット線２３２を通って電流が流れ
ると、図４（ｂ）の３２８およびＦＢＬ１で示すよう
に、線２３２に低電圧が生じる。これと同時に、図４
（ｂ）の３３０および反転ＦＢＬ１で示すように、線２
３４の電圧３３０は僅かに下降する。線２３４の電圧に
は極めて僅かな変化があるだけなので、図３のトランジ
スタ２４２、２４６を流れる電流における変化も僅かし
かない。この結果、前置増幅器２００の応答周波数は高
くなる。

【００５０】線２３２の電圧３２８ａが下降すると、図
４（ｂ）の３２４ａで示すように、出力線１５４の電圧
３２４が下降する。これと同時に、２進数「１」を指定
する線１３４を電流は流れなくなるから、出力線１５８
の電圧３２６は上昇する。（図４（ｂ）の３２２ａで示
すように）線１３４の電圧が上昇すると、出力線１５８
の電圧３２６が上昇する。図４（ｂ）の３２６ａでこの
様子を示す。

【００５１】セル１８４が「０」からセル１３０が
「０」に変わる場合の図３の回路動作を図４（ｃ）に示
す。セル１８４は、当初、「０」を出力しているのであ
るから、このセルからビット線２３２を通って電流が流
れ、線２３２に低電圧が生じる。線２３２の電圧は図４
（ｃ）の３４０とＦＢＬ１で示されている。線２３２に
は当初、低電圧が生じているので、線２３４（反転ＦＢ
Ｌ１）には高電圧が生じる。線２３４の電圧は図４
（ｃ）の３４２と反転ＦＢＬ１で示されている。

【００５２】線２３２の低電圧によって、図３の出力線
１５４に低電圧が生じる。線１５４の電圧は図４（ｃ）
の３４６で示され、線１５８の電圧は図４（ｃ）の３４
８で示されている。出力線１５４の電圧３４６は当初低
いのであるから、出力線１５８の当初の電圧３４８は高
い。セル１３０、セル１８０或いは他のいかなるセルか
らもビット線１３２（ＦＢＬ０）或いはビット線１３４
（反転ＦＢＬ０）に電流が流れないのであるから、線１
３２、１３４のそれぞれの当初の電圧３５０、３５２は
共に高い。

【００５３】図４（ｃ）の３５４で示すように、ワード
線１８２（ＦＷＬ０）が立ち上がり、２進数「０」を読
み出すためセル１３０が活性化されると、このセルから
ビット線１３２を通って電流が流れ、図４（ｃ）の３５
０ａで示すように、このビット線に低電圧が生じる。線
１３４（反転ＦＢＬ０）の電圧３５２は（図４（ｃ）の
３５２ａで示すように）僅かに電圧にオーバーシュート
があるが、高い状態を維持する。線１３４の電圧は、セ
ル１３０が２進数「０」を示し始めるときに相対的に僅
かだけ変化するので、セル１８４が２進数「０」の条態
からセル１３０が２進数「０」の状態に変化するときの
セル１３０と前置増幅器１３６の周波数応答を向上させ
る傾向がある。

【００５４】セル１３０の２進数「０」に対する線１３
２に生じた低電圧３５０ａによって、図４（ｃ）の３４
６ａで示すように線１５４に生じた低電圧が継続する。
これと同時に、図４（ｃ）の３４８ａで示すように出力
線１５８に生じた高電圧３４８が継続する。出力線１５
８に生じて継続している相対的に高い電圧３４８ａと、
線１３４（反転ＦＢＬ０）を通って流れる電流がないこ
とが続くことによって、線１３４の電圧は相対的に高い
状態に維持される。この様子が図４（ｃ）の３５２ａに
示されている。線１３４（反転ＦＢＬ０）の電圧３５２
における変化は相対的に少ししかないので、これも、セ
ル１３０と前置増幅器１３６の周波数応答を向上して、
このセル１３０から出力「０」を発生する。

【００５５】これから判るように、セル１８４の「０」
の読み出しからセル１３０の「０」の読み出しに変わる
と、出力線１５４の出力電圧に僅かな突出部が生じる。
これは、セル１８４の「０」とセル１３０の「０」との
間で変化があると、線１３２、２３２の１つの電圧に僅
かなオーバーシュートが生じることに起因する。たとえ
電圧突出部があっても、出力線１５４の電圧（図４
（ｃ）の電圧３４６）と出力線１５８の電圧（図４
（ｃ）の電圧３４８）の間にはかなりの差があるため、
この電圧突出部は前置増幅器１３６、２００の動作、或
いはこれらの前置増幅器に続くステ−ジになんの影響も
与えない。

【００５６】図３に示す実施例にはある重要な利点があ
る。前置増幅器１３６、２００のように相互接続された
前置増幅器の各対にトランジスタ１４８、１５０を１対
だけ使用することにより、前置増幅器における電力損失
が減少する。さらに、前置増幅器におけるステ−ジを除
くことにより前置増幅器の応答周波数が広くなる。ま
た、この対の中の相互に関連する前置増幅器の他の１つ
からの線における予め充電されている分布容量により、
相互接続された各前置増幅器の応答周波数も広くなる。
１対の中の１つの前置増幅器だけがいかなる瞬間でも出
力電流を流しており、この対の複数の前置増幅器はそれ
らのワード線やビット線においては関連しないのである
から、上記説明はまったく真実である。

【００５７】１対の中の１つの前置増幅器は通常他の前
置増幅器によってバイアスされているので、その前置増
幅器に付随するセルがそのセルからの出力を発生させる
ためにトリガされたときに、その前置増幅器のビット線
の１つは大きく変化しない電圧になっている。このため
トリガされた前置増幅器の周波数応答が向上する。さら
に、もう１つの前置増幅器もバイアスされるので、その
前置増幅器に関連するセルを流れる電流が切断されたと
き、ビット線の１つにはほとんど変化が生じない。ま
た、このために、このような前置増幅器を含むシステム
の周波数応答が向上すると共に、該システムの電力損失
を制限する傾向がある。

【００５８】詳細な実施例を参照して本発明を開示しか
つ説明してきたが、含まれている原理が多数の別の実施
例で容易に使用できることは当業者には明かであろう。
したがって、本発明は添付の請求の範囲からのみ限定さ
れるべきである。

【図面の簡単な説明】

【図１】従来の技術によるスタティックＲＡＭセルとそ
れに関連する前置増幅器の図であって、（ａ）はスタテ
ィックＲＡＭセルと、それに関連してセルの情報を失う
事なく高周波でセルの情報を読み出し増幅する前置増幅
器ステージの回路図、ｂは図１の（ａ）に示す前置増幅
器の各部端子における電圧波形を示す図。

【図２】図１の（ａ）に示すスタティックＲＡＭのブロ
ック形式で描かれたスタティックＲＡＭと本発明に係る
改良された前置増幅器ステージの図であって、（ａ）は
スタティックＲＡＭのブロック図と、図１の（ａ）に示
す実施例における前置増幅器ステージと比較して周波数
応答が向上し消費電力が低減した前置増幅器ステージを
示す図、（ｂ）は、図１の（ｂ）に示す各部端子に対応
しており、図２の（ａ）に示す前置増幅器の各部端子に
おける電圧波形を示す図。

【図３】図２の（ａ）でブロック形式で描かれたスタテ
ィックＲＡＭの一対と、図１の（ａ）や図２の（ａ）に
示す実施例に比較して周波数応答をさらに向上し、かつ
消費電力をさらに低減した本発明の他の実施例に係る１
対の前置増幅器の回路図。

【図４】図２の（ｂ）と同様戦略端子における電圧波形
を示す図であって、（ａ）は図３に示す回路が各種の異
なる条件で動作する場合の戦略端子における電圧波形を
示す図、（ｂ）は図３に示す回路が各種の異なる条件で
動作する場合の戦略端子における電圧波形を示す図、
（ｃ）は図３に示す回路が各種の異なる条件で動作する
場合の戦略端子における電圧波形を示す図。

【符号の説明】

１０ スタティックＲＡＭセル １２ 前置増幅器 １４ 第１の低速ビット線 １６ 第２の低速ビット線 １８ 第１の高速ビット線 ２０ 第２の高速ビット線 ２２ 低速ワード線 ２４ 高速ワード線 ２６ 正極電源 ２８、３０、３２、３４、４６、３８、４０、４２、４
４、４６ スタティックＲＡＭセルのトランジスタ ５０、５２、５４、５６、５８、６０、６２ 前置増幅器のトランジスタ ５８ 第１の出力線 ８０ 第１の書き込み用の線 ８２ 第２の書き込み用の線 ８４ 第１の増幅器 ８６ 第２の増幅器 ８８ 第１のイネーブル信号線 ９０ 第２のイネーブル信号線 １００ 線１８の電圧 １０２ 線２０の電圧 １０４ 出力５８の電圧 １０６ 出力６０の電圧 １０８、１７８ しきい値電圧 １１０、１７９ 時間差 １３０ スタティックＲＡＭセル １３２ １８に対応する第１の高速ビット線 １３４ ２０に対応する第２の高速ビット線 １３６ 前置増幅器 １４０ トランジスタ５０に対応するトランジスタ １４２ トランジスタ５２に対応するトランジスタ １４４ トランジスタ５４に対応するトランジスタ １４６ トランジスタ５６に対応するトランジスタ １４８ トランジスタ６２に対応するトランジスタ １５０ トランジスタ６４に対応するトランジスタ １５２ 第１の負帰還用抵抗器 １５４ 第１の出力線 １５６ 第２の負帰還用抵抗器 １５８ 第２の出力線 １７０ 前置増幅器１３６のトランジスタ １７０、３００、３００ａ、３２０、３２０ａ、３５
０、３５０ａ 線１３２の電圧 １７２、３０２、３０２ａ、３２２、３２２ａ、３５
２、３５２ａ 線１３４の電圧 １７４、３０４、３０４ａ、３２４、３２４ａ、３４６ 出力線１５４の電圧 １７６、３０６、３０６ａ、３２６、３２６ａ、３４
８、３４８ａ 出力線１５８の電圧 １８０ ビット線１３２の第２のスタティックＲＡＭセ
ル １８２ 高速ワード線０ １８４ ビット線２３２の第１のスタティックＲＡＭセ
ル １８６ ビット線２３２の第２のスタティックＲＡＭセ
ル １８８ 高速ワード線１ ２００ 前置増幅器１３６に対応し、並列接続される前
置増幅器 ２４０ トランジスタ１４０に対応するトランジスタ ２４２ トランジスタ１４２に対応するトランジスタ ２４４ トランジスタ１４４に対応するトランジスタ ２４６ トランジスタ１４６に対応するトランジスタ ２５２ 負帰還用抵抗器１５２に対応する抵抗器 ２５４ 出力線１５４に対応する出力線 ２５６ 負帰還用抵抗器１５６に対応する抵抗器 ２５８ 出力線１５８に対応する出力線 ２７０ トランジスタ１７０に対応するトランジスタ ３０３ ワード線１８２の信号 ３０８、３０８ａ、３２８、３２８ａ、３４０、３４０
ａ 線２３２の電圧 ３１０、３１０ａ、３３０、３３０ａ、３４２、３４２
ａ 線２３４の電圧 ３３２ ワード線１８８の信号 ３４６ａ 出力線１５４の電圧の下降部 ３４６ｂ 出力線１５４の電圧の突出部 ３５４ ワード線１８２の信号

Claims (31)

【特許請求の範囲】
1. 【請求項１】 第１と第２の線を有し、セルと前記第１
   の線を介して該セルにおける２進数「０」を表す電流を
   流し、前記セルと前記第２の線を介して該セルにおける
   ２進数「１」を表す電流を流すようになっている前記セ
   ルと、 前記第１と第２の線にそれぞれ接続された第１と第２の
   トランジスタを含み、２進数「０」を表すとき第１の出
   力線に第１の電圧を与え、かつ２進数「１」を表すとき
   第２の出力線に該第１の電圧を与える前記第１と第２の
   出力線を含む前置増幅器と、の組合せにおいて、 前記前置増幅器は、前記セルの２進数表示の変化に対し
   て、前記第１と第２のトランジスタの応答周波数を拡大
   するため前記第１と第２のトランジスタの相互コンダク
   タンスを規定する第３と第４のトランジスタを含み、 さらに、前記前置増幅器は、前記セルの２進数表示の変
   化に対して、前記第１と第２のトランジスタの応答周波
   数をさらに拡大するため、前記第１と第２の出力線のそ
   れぞれにおける前記第１の電圧を供給することによって
   前記第１と第２のトランジスタの相互コンダクタンスを
   不平衡にする手段を含むことを特徴とする組合せ。
2. 【請求項２】 請求項１記載の組合せにおいて、 前記第３と第４のトランジスタは、前記第１と第２のト
   ランジスタの相互コンダクタンスを不平衡にするため、
   前記第３と第４のトランジスタに対する前記第１と第２
   の出力線からの負帰還を含むことを特徴とする組合せ。
3. 【請求項３】 請求項１記載の組合せにおいて、 前記第３と第４のトランジスタは、前記第３と第４のト
   ランジスタの特定の一方の相互コンダクタンスを、他の
   一方の相互コンダクタンスより大きくするために不平衡
   とされており、前記第３と第４のトランジスタの特定の
   一方は、前記第１の電圧が生じている第１と第２の出力
   線の特定の一方に動作的に結合されていることを特徴と
   する組合せ。
4. 【請求項４】 請求項３記載の組合せにおいて、 前記第３と第４のトランジスタに負帰還を与えるため、
   前記第１と第２の出力線から前記第３と第４のトランジ
   スタに電圧を帰還する手段をさらに含むことを特徴とす
   る組合せ。
5. 【請求項５】 請求項１記載の組合せにおいて、 第１のセルを構成する前記セルと、 第１の前置増幅器を構成する前記前置増幅器と、 前記第１のセルに対応し、前記第１と第２の線にそれぞ
   れ対応する第３と第４の線を有し、前記第１と第２の出
   力線にそれぞれ対応する第３と第４の出力線を有する第
   ２のセルと、 前記第１のセルは、第１のワードおよび第１のビットに
   応答して、前記第１のセルと前記第１のビット線を介し
   て前記セルにおける２進数「０」を表す電流を流し、前
   記第１のセルと前記第２のビット線を介して前記セルに
   おける２進数「１」を表す電流を流すようになってお
   り、 前記第２のセルは、第２のワードおよび第２のビットに
   応答して、前記第２のセルと前記第３のビット線を介し
   て２進数「０」を表す電流を流し、前記第２のセルと前
   記第４のビット線を介して２進数「１」を表す電流を流
   すようになっており、 前記第１の前置増幅器に対応し、前記第１と第２のトラ
   ンジスタにそれぞれ対応する第５と第６のトランジスタ
   を含み、前記第３と第４のトランジスタにそれぞれ対応
   する第７と第８のトランジスタを含む第２の前置増幅器
   と、 前記第１の前置増幅器における前記不平衡手段は第１の
   不平衡手段を含み、 前記第１の前置増幅器における前記第１の不平衡手段に
   対応する前記第２の前置増幅器における第２の不平衡手
   段と、 前記第１と第３の出力線を相互接続し、かつ前記第２と
   第４の出力線を相互接続して、前記第１のセルの２進数
   表示の変化に対して前記第１と第２のトランジスタの応
   答周波数を、前記第２のセルの２進数表示の変化に対し
   て前記第５と第６のトランジスタの応答周波数をさらに
   拡大する手段と、を含むことを特徴とする組合せ。
6. 【請求項６】 第１の線と第２の線のいつでも一方のみ
   に出力を与えるため、セルから差動的に情報を読み出す
   ための前記第１と第２の線を有する前記セルと、 前記第１と第２の線に接続され、前記線のいずれか一方
   からいつでも出力を供給して前記線からの出力を増幅す
   る様に、前記第１と第２の線を準備する第１の手段と、 前記セルから差動的に読み出された情報にしたがって、
   前記線のいずれか一方からいつでも出力が与えられる時
   間を速くするために、前記第１の手段によってされる準
   備を不平衡にする、前記第１の手段に含まれる第２の手
   段と、を含むことを特徴とする組合せ。
7. 【請求項７】 請求項６記載の組合せにおいて、 前記第２の手段は、その時点で前記セルからの出力が印
   加されていない前記第１と第２の線の特定の一方を介し
   た準備であって、前記線の他の一方を介した準備よりも
   多量にされることを特徴とする組合せ。
8. 【請求項８】 請求項７記載の組合せにおいて、 前記第１の手段は、前記第１と第２の線に同等の準備を
   すると共に、前記セルからの出力が印加されていない前
   記第１と第２の線の特定の一方を介した準備を前記線の
   他の一方を介した準備よりも多量にするため前記第２の
   手段を不平衡にする第３の手段を含むことを特徴とする
   組合せ。
9. 【請求項９】 請求項８記載の組合せにおいて、 前記第１の手段は、前記第１と第２の線にそれぞれ接続
   されて前記第１と第２の線に平衡した相互コンダクタン
   スを与える第１と第２のトランジスタを含み、 前記第３の手段は、前記セルからの出力が印加されてい
   ない前記第１と第２の線の特定の一方を介した準備を、
   前記線の他の一方を介した準備よりも多量にするため、
   前記第１と第２のトランジスタの相互コンダクタンスを
   不平衡にする様に前記第１と第２のトランジスタに負帰
   還を与える手段を含むことを特徴とする組合せ。
10. 【請求項１０】 請求項６記載の組合せにおいて、 第１のセルを構成し、かつ第１のワードと第１のビット
    に応答して前記セルから情報を差動的に読み出す前記セ
    ルと、 前記第１のセルに対応し、かつ第２のワードと第２のビ
    ットに応答して前記第２のセルから情報を差動的に読み
    出す第２のセルと、 前記第１のセルの前記第１と第２の手段にそれぞれ対応
    する前記第２のセルの第３と第４の手段と、 前記第１の手段と第３の手段を結合して、前記第１と第
    ３の手段の他の一方によって与えられる不平衡にしたが
    って、前記第１と第３の手段のそれぞれによってされる
    準備を不平衡にする第５の手段と、を含むことを特徴と
    する組合せ。
11. 【請求項１１】 第１と第２の線を有し、差動的出力を
    与え、かつ２進数「１」を表すためには第１の線を介
    し、２進数「０」を表すためには第２の線を介して電流
    を与えるような構造となっているセルと、 それぞれ前記第１と第２の線に結合されて、トランジス
    タの相互コンダクタンスを与え、かつ前記セルから前記
    第１と第２の線の個別の１つを流れる電流にしたがって
    出力を与える第１と第２のトランジスタと、 前記複数のセルを通って前記第１と第２の線の個別の１
    つを流れる複数の電流にしたがって、前記第１と第２の
    トランジスタからの出力をそれぞれ得る第１の手段と、 前記第１と第２のトランジスタに動作的に結合され、前
    記セルから前記第１と第２の線の個別の１つを通って流
    れる電流にしたがって、前記第１と第２のトランジスタ
    の特定の１つの各瞬間における相互コンダクタンスを減
    少させる第２の手段と、を含むことを特徴とする組合
    せ。
12. 【請求項１２】 請求項１１記載の組合せにおいて、 前記第１と第２のトランジスタにそれぞれ結合され、前
    記セルから前記第１と第２の線の個別の１つを通って流
    れる電流にしたがって、各瞬間に出力を与える前記第１
    と第２のトランジスタの特定の一方のその各瞬間におけ
    る相互コンダクタンスを減少させる第３と第４のトラン
    ジスタを含むことを特徴とする組合せ。
13. 【請求項１３】 請求項１２記載の組合せにおいて、 第１の回路に接続されていて、前記第１の線に前記相互
    コンダクタンスを与える前記第１と第３のトランジスタ
    と、 第２の回路に接続されていて、前記第２の線に前記相互
    コンダクタンスを与える前記第２と第４のトランジスタ
    と、 前記第１のトランジスタの出力から前記第３のトランジ
    スタに帰還を与える手段と、 前記第２のトランジスタの出力から前記第４のトランジ
    スタに帰還を与える手段とを含み、 前記第３と第４のトランジスタに対する帰還は、前記セ
    ルから前記第１と第２の線の個別の１つを通って流れる
    電流にしたがって、各瞬間に出力を与える前記第１と第
    ２のトランジスタの特定の一方のその各瞬間における相
    互コンダクタンスを減少させることを特徴とする組合
    せ。
14. 【請求項１４】 請求項１３記載の組合せにおいて、 前記第３のトランジスタに対して帰還を与える手段は負
    帰還を構成し、 前記第４のトランジスタに対して帰還を与える手段は負
    帰還を構成することを特徴とする組合せ。
15. 【請求項１５】 請求項１１記載の組合せにおいて、 第１のセルを構成する前記セルと、 前記第１のセルに対応し、前記第１と第２の線にそれぞ
    れ対応する第３と第４の線とを有する第２のセルと、 第１のワードの第１のビットに対して差動出力を与える
    前記第１のセルと、 第２のワードの第２のビットに対して差動出力を与える
    前記第２のセルと、前記第１のセルの前記第１と第２の
    トランジスタにそれぞれ対応する、前記第２のセルの第
    ３と第４のトランジスタと、 前記第１および第２の手段と前記第１のセルとの関係と
    同様な関係を、前記第２のセルとの間でそれぞれ有する
    第３および第４の手段と、 前記第１と第３のトランジスタの出力を結合し、かつ前
    記第２と第４のトランジスタの出力を結合して、それら
    のトランジスタから得る出力の周波数を拡張する第５の
    手段と、を含むことを特徴とする組合せ。
16. 【請求項１６】 第１と第２の線を有し、２進数「１」
    を表すとき前記セルと前記第１の線とを介し、２進数
    「０」を表すとき前記セルと前記第２の線とを介して流
    れる電流を与えるセルと、 前記第１と第２の線に効果的に結合され、前記第１と第
    ２の線を介してほぼ等しい相互コンダクタンスを与える
    第１の手段と、 前記第１の手段に動作的に結合され、各瞬間に前記セル
    から電流が流れる線の相互コンダクタンスをその各瞬間
    に減少させる第２の手段と、を含むことを特徴とする組
    合せ。
17. 【請求項１７】 請求項１６記載の組合せにおいて、 前記第１の手段にそれぞれ結合された第１と第２の出力
    線であって、前記セルと前記第１と第２の線の個別の１
    つを通って流れる電流にしたがって前記出力線の個別の
    １つに出力を与えるものと、 前記第１の出力線および前記第１の手段と前記第２の出
    力線および前記第１の手段とにそれぞれ結合されてい
    て、その瞬間の出力を与える出力線の個別の一方の各瞬
    間における相互コンダクタンスを減少させる前記第２の
    手段と、を含むことを特徴とする組合せ。
18. 【請求項１８】 請求項１７記載の組合せにおいて、 前記第２の手段は、前記セルと前記第１と第２の線の個
    別の一方を電流が流れ、かつ第１と第２の出力線の個別
    の一方に出力が発生するまでの時間を減少させるような
    構造になっていることを特徴とする組合せ。
19. 【請求項１９】 請求項１８記載の組合せにおいて、 前記第２の手段は、前記セルと前記第１および第２の線
    の個別の１つとを通る電流が流れ、かつ前記第１と第２
    の出力線の個別の１つに出力が発生するまでの時間をさ
    らに減少させるように、各瞬間に前記セルから電流が流
    れる前記線のその各瞬間における相互コンダクタンスを
    減少させるにおいて、前記第２の手段の応答を遅らせる
    ような構造にさらになっていることを特徴とする組合
    せ。
20. 【請求項２０】 請求項１７記載の組合せにおいて、 第１のセルを構成する前記セルと、 前記第１のセルに対応し、前記第１のセルの前記第１と
    第２の線にそれぞれ対応する第３と第４の線を有する第
    ２のセルと、 前記第１のセルに対する前記第１と第２の手段にそれぞ
    れ対応する、前記第２のセルに対する第３と第４の手段
    と、 前記第１のセルの前記第１と第２の出力線にそれぞれ対
    応する、前記第２のセルの第３と第４の出力線と、 前記第１と第３の出力線を結合し、かつ前記第２と第４
    の出力線を結合して、前記セルの１つと前記線の関連す
    る１つの線を通る電流が流れて関連する出力線の１つに
    出力が発生するまでの時間をさらに減少させる第５の手
    段と、を含むことを特徴とする組合せ。
21. 【請求項２１】 第１と第２の線を有し、２進数「１」
    を表すとき前記第１の線に電流を流し、２進数「０」を
    表すとき前記第２の線に電流を流す差動的に接続されて
    いるセルと、 前記第１の線に接続され、前記第１の線を通って流れる
    電流にしたがって電流を流す第１のトランジスタと、 前記第２の線に接続され、前記第２の線を通って流れる
    電流にしたがって電流を流す第２のトランジスタと、 前記第１のトランジスタに接続され、前記第１のトラン
    ジスタを通って流れる電流にしたがって出力を与える第
    １の出力線と、 前記第２のトランジスタに接続され、前記第２のトラン
    ジスタを通って流れる電流にしたがって出力を与える第
    ２の出力線と、 前記第１の出力線に接続され、前記第１の出力線の出力
    により、前記第２のトランジスタの相互コンダクタンス
    より小さくした、前記第１のトランジスタの相互コンダ
    クタンスを与える第１の手段と、 前記第２の出力線に接続され、前記第２の出力線の出力
    により、前記第１のトランジスタの相互コンダクタンス
    より小さくした、前記第２のトランジスタの相互コンダ
    クタンスを与える第２の手段と、を含むことを特徴とす
    る組合せ。
22. 【請求項２２】 請求項２１記載の組合せにおいて、 前記第１の手段は、前記第１のトランジスタに接続さ
    れ、前記第１の出力線の出力にしたがって前記第１のト
    ランジスタの相互コンダクタンスを小さくする第３のト
    ランジスタを含み、 前記第２の手段は、前記第２のトランジスタに接続さ
    れ、前記第２の出力線の出力にしたがって前記第２のト
    ランジスタの相互コンダクタンスを小さくする第４のト
    ランジスタを含むことを特徴とする組合せ。
23. 【請求項２３】 請求項２１記載の組合せにおいて、 前記第１の手段は、前記第１の出力線の出力にしたがっ
    て前記第１のトランジスタの相互コンダクタンスを小さ
    くする前記第３のトランジスタに対する、前記第１のト
    ランジスタからの負帰還を含み、 前記第２の手段は、前記第２の出力線の出力にしたがっ
    て前記第２のトランジスタの相互コンダクタンスを小さ
    くする前記第４のトランジスタに対する、前記第２のト
    ランジスタからの負帰還を含むことを特徴とする組合
    せ。
24. 【請求項２４】 請求項２３記載の組合せにおいて、 前記第３のトランジスタに対する前記第１のトランジス
    タからの負帰還は、その帰還を遅らせる手段を含み、 前記第４のトランジスタに対する前記第２のトランジス
    タからの負帰還は、その帰還を遅らせる手段を含むこと
    を特徴とする組合せ。
25. 【請求項２５】 請求項２４記載の組合せにおいて、 前記第３のトランジスタに対する前記第１のトランジス
    タからの負帰還における前記遅延手段は、第１のインピ
    ーダンスを含み、 前記第４のトランジスタに対する前記第２のトランジス
    タからの負帰還における前記遅延手段は、第２のインピ
    ーダンスを含むことを特徴とする組合せ。
26. 【請求項２６】 請求項２１記載の組合せにおいて、 第１のセルを構成する前記セルと、 前記第１のセルに対応し、前記第１と第２の線にそれぞ
    れ対応する第３と第４の線を有する第２のセルと、 前記第１のセルの前記第１と第２のトランジスタにそれ
    ぞれ対応する、前記第２のセルの第３と第４のトランジ
    スタと、 前記第１のセルの前記第１と第２の手段にそれぞれ対応
    する、前記第２のセルの第３と第４の手段と、 前記第１のセルの前記第１と第２の出力線にそれぞれ対
    応する、前記第２のセルの第３と第４の出力線と、 前記出力線における応答周波数を拡大するため、前記第
    １と第３の出力線を結合し、前記第２と第４の出力線を
    結合する第５の手段と、を含むことを特徴とする組合
    せ。
27. 【請求項２７】 請求項２５記載の組合せにおいて、 第１のセルを構成する前記セルと、 前記第１のセルに対応し、前記第１と第２の線にそれぞ
    れ対応する第３と第４の線とを有する第２のセルと、 前記第１のセルの前記第１と第２のトランジスタにそれ
    ぞれ対応する、前記第２のセルの第５と第６のトランジ
    スタと、 前記第１のセルの前記第１と第２の出力線にそれぞれ対
    応する、前記第２のセルの第３と第４の出力線と、 前記第１のセルの前記第３と第４のトランジスタにそれ
    ぞれ対応する、前記第２のセルの第７と第８のトランジ
    スタと、 前記第１のセルの前記第１と第２の負帰還にそれぞれ対
    応する、前記第２のセルの第３と第４の負帰還と、 前記第１と第２の負帰還に対する前記遅延手段にそれぞ
    れ対応する、前記第３と第４の負帰還に対する遅延手段
    と、 前記第１と第３の出力線を結合し、かつ前記第２と第４
    の出力線を結合して、前記出力線における応答周波数を
    拡大する第５の手段と、を含むことを特徴とする組合
    せ。
28. 【請求項２８】 第１と第２の線を有し、２進数「１」
    を表すとき前記第１の線に電流を流し、２進数「０」を
    表すとき前記第２の線に電流を流すため差動的に接続さ
    れている第１のセルであって、前記第１と第２の線は第
    １の２進数ビットを表し、前記第１のセルは第１のワー
    ドに応答して前記第１と第２の線に電流を流す前記第１
    のセルと、 第３と第４の線を有し、２進数「１」を表すとき前記第
    ３の線に電流を流し、２進数「０」を表すとき前記第４
    の線に電流を流すため差動的に接続されている第２のセ
    ルであって、前記第３と第４の線は第２の２進数ビット
    を表し、前記第２のセルは、第１のワードとは異なる第
    ２のワードに応答して前記第３と第４の線に電流を流す
    前記第２のセルと、 前記第１と第２の線に動作的に結合され、前記第１と第
    ２の線の電流を増幅する第１の前置増幅器と、 前記第３と第４の線に効果的に結合され、前記第３と第
    ４の線の電流を増幅する第２の前置増幅器と、 前記セルおよび前置増幅器を流れる電流に前記セルおよ
    び前置増幅器が迅速に応答できるように、前記第１と第
    ２の前置増幅器を相互接続する手段と、を含むことを特
    徴とする組合せ。
29. 【請求項２９】 請求項２８記載の組合せにおいて、 前記第１のセルは、２進数「１」或いは２進数「０」を
    記憶し、２進数「１」を前記セルに記憶すると前記第１
    の線を通る電流を流し、２進数「０」を前記セルに記憶
    すると前記第２の線に電流を流すために、前記第１のワ
    ードを表す信号の生成にしたがって活性化される構造に
    なっており、 前記第２のセルは、２進数「１」或いは２進数「０」を
    記憶し、２進数「１」を前記セルに記憶すると前記第３
    の線に電流を流し、２進数「０」を前記セルに記憶する
    と前記第４の線に電流を流すために、前記第２のワード
    を表す信号の生成にしたがって活性化される構造になっ
    ており、 前記第１の前置増幅器は、第１のステ−ジおよび第２の
    ステ−ジを含み、前記第１のステ−ジは前記第１の線を
    流れる電流にしたがって増幅された信号を生成するよう
    な構造になっており、前記第２のステ−ジは前記第２の
    線を流れる電流にしたがって増幅された信号を生成する
    ような構造になっており、 前記第２の前置増幅器は、第３のステ−ジおよび第４の
    ステ−ジを含み、前記第３のステ−ジは前記第３の線を
    流れる電流にしたがって増幅された信号をつくり出すす
    るような構造になっており、前記第４のステ−ジは前記
    第４の線を流れる電流にしたがって増幅された信号をつ
    くり出すような構造になっており、 前記相互接続手段は、前記第１のステ−ジおよび第３の
    ステ−ジを相互接続する第１の手段と、前記第２のステ
    −ジおよび第４のステ−ジを相互接続する第２の手段と
    を含むことを特徴とする組合せ。
30. 【請求項３０】 請求項２９記載の組合せにおいて、 前記第１の前置増幅器の前記第１のステージは、出力を
    与える第３の手段と、制御された相互コンダクタンスを
    前記第１の線に与える第４の手段とを含み、かつ前記第
    ３の手段から前記第４の手段に対して負帰還を与える第
    ５の手段を含んでおり、 前記第１の前置増幅器の前記第２のステージは、出力を
    与える第６の手段と、制御された相互コンダクタンスを
    前記第２の線に与える第７の手段とを含み、かつ前記第
    ６の手段から前記第７の手段に対して負帰還を与える第
    ８の手段を含んでおり、 前記第２の前置増幅器の前記第３のステージは、出力を
    与える第９の手段と、制御された相互コンダクタンスを
    与える第１０の手段とを含み、かつ前記第９の手段から
    前記第１０の手段に対して負帰還を与える第１１の手段
    を含んでおり、 前記第２の前置増幅器の前記第４のステ−ジは、出力を
    与える第１２の手段と、制御された相互コンダクタンス
    を与える第１３の手段とを含み、かつ前記第１２の手段
    から前記第１３の手段に対して負帰還を与える第１４の
    手段を含むことを特徴とする組合せ。
31. 【請求項３１】 請求項３０記載の組合せにおいて、 前記相互接続手段は、前記第３と第９の手段を相互接続
    する手段と前記第６と第１２の手段を相互接続する手段
    とを含むことを特徴とする組合せ。