JPH0666319B2 - ヘテロ接合バイポ−ラ半導体装置の製造方法 - Google Patents
ヘテロ接合バイポ−ラ半導体装置の製造方法Info
- Publication number
- JPH0666319B2 JPH0666319B2 JP60204371A JP20437185A JPH0666319B2 JP H0666319 B2 JPH0666319 B2 JP H0666319B2 JP 60204371 A JP60204371 A JP 60204371A JP 20437185 A JP20437185 A JP 20437185A JP H0666319 B2 JPH0666319 B2 JP H0666319B2
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- Japan
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- base
- conductivity type
- semiconductor device
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Description
【発明の詳細な説明】 〔概要〕 本発明は、ヘテロ接合バイポーラ半導体装置を製造する
方法に於いて、例えば、p+型化合物半導体ベース層上に
そのベース層と同じ材質のｎ型化合物半導体層を形成
し、そのｎ型化合物半導体層に於けるエミッタ電極直下
の部分に前記ベース層に比較してエネルギ・バンド・ギ
ャップを広くする為の物質をイオン注入などで導入し且
つ熱処理して反対導電型化合物半導体エミッタ領域を形
成することに依り、ベース・コンタクト領域にはエネル
ギ・バンド・ギャップが広い部分は存在することがない
ようにし、ベース抵抗を小さくし、しかも、エミッタ・
ベース間の段差も小さく維持できるようにしたものであ
る。
方法に於いて、例えば、p+型化合物半導体ベース層上に
そのベース層と同じ材質のｎ型化合物半導体層を形成
し、そのｎ型化合物半導体層に於けるエミッタ電極直下
の部分に前記ベース層に比較してエネルギ・バンド・ギ
ャップを広くする為の物質をイオン注入などで導入し且
つ熱処理して反対導電型化合物半導体エミッタ領域を形
成することに依り、ベース・コンタクト領域にはエネル
ギ・バンド・ギャップが広い部分は存在することがない
ようにし、ベース抵抗を小さくし、しかも、エミッタ・
ベース間の段差も小さく維持できるようにしたものであ
る。
本発明は、エネルギ・バンド・ギャップがベース層に比
較して広くなっているエミッタ層を有するヘテロ接合バ
イポーラ半導体装置を製造する方法の改良に関する。
較して広くなっているエミッタ層を有するヘテロ接合バ
イポーラ半導体装置を製造する方法の改良に関する。
〔従来の技術〕 第２図は従来のヘテロ接合バイポーラ・トランジスタ
（heterojunction bipolar transistor:HBT）の要部
切断側面図を表している。
（heterojunction bipolar transistor:HBT）の要部
切断側面図を表している。
図に於いて、１は半絶縁性GaAs基板、２はコレクタ・コ
ンタクト層、３はコレクタ層、４はベース層、５はエミ
ッタ層、６はエミッタ・コンタクト層、７はエミッタ電
極、８はベース電極、９はコレクタ電極、10はベース・
コンタクト領域をそれぞれ示している。
ンタクト層、３はコレクタ層、４はベース層、５はエミ
ッタ層、６はエミッタ・コンタクト層、７はエミッタ電
極、８はベース電極、９はコレクタ電極、10はベース・
コンタクト領域をそれぞれ示している。
このHBTに於ける各部分の諸データを例示すると次の通
りである。
りである。
(a) コレクタ・コンタクト層２ 材料:GaAs 導電型:n+ 不純物濃度:6×1018〔cm-3〕 厚さ:500〔nm〕 (b) コレクタ層３ 材料:GaAs 導電型:n 不純物濃度:5×1016〔cm-3〕 厚さ:300〔nm〕 (c) ベース層４ 材料:GaAs 導電型:p+ 不純物濃度:6×1019〔cm-3〕 厚さ:100〔nm〕 (c) エミッタ層５ 材料:AlxGa1-xAs ｘ値:0.3 導電型:n 不純物濃度:5×1017〔cm-3〕 厚さ:200〔nm〕 (e) エミッタ・コンタクト層６ 材料:GaAs 導電型:n+ 不純物濃度:6×1018〔cm-3〕 厚さ:400〔nm〕 (f) ベース・コンタクト領域10 導電型:p+ 不純物濃度:1〜２×1019〔cm-3〕 このように、薄層の半導体層を積層して縦方向に電流を
流す半導体装置は、それ自体が高速であり、しかも、電
流駆動能力が大、即ち、伝達コンダクタンスgmが大きい
為、容量性負荷を充放電する時間が短くて済み、電子機
器全体を高速化することが可能であり、また、特に、図
示例のようにエミッタ・ベース間にエネルギ・バンド・
ギャップ差が有る場合、電流増幅率hFEを大きくできる
特徴がある。
流す半導体装置は、それ自体が高速であり、しかも、電
流駆動能力が大、即ち、伝達コンダクタンスgmが大きい
為、容量性負荷を充放電する時間が短くて済み、電子機
器全体を高速化することが可能であり、また、特に、図
示例のようにエミッタ・ベース間にエネルギ・バンド・
ギャップ差が有る場合、電流増幅率hFEを大きくできる
特徴がある。
第２図に見られる半導体装置では、エミッタ抵抗を低く
抑える為、エミッタ・コンタクト層６の厚さを約400〔n
m〕にとってあり、かなり厚くなっている。従って、エ
ミッタ・コンタクト層６及びエミッタ層５をメサ・エッ
チングしてベース層４の表面を露出させ、そこにベース
電極８を形成しようとする場合、その段差はかなり大き
なものとなる。
抑える為、エミッタ・コンタクト層６の厚さを約400〔n
m〕にとってあり、かなり厚くなっている。従って、エ
ミッタ・コンタクト層６及びエミッタ層５をメサ・エッ
チングしてベース層４の表面を露出させ、そこにベース
電極８を形成しようとする場合、その段差はかなり大き
なものとなる。
そこで、そのような段差を低減する為、図示されている
ように、ベース電極８は、ベース層４上ではなく、メサ
・エッチングの際にエミッタ層５の一部を残し、その上
に形成さぜるを得ない状態にある。
ように、ベース電極８は、ベース層４上ではなく、メサ
・エッチングの際にエミッタ層５の一部を残し、その上
に形成さぜるを得ない状態にある。
勿論、その場合、イオン注入法を適用することに依り、
高濃度に不純物がドーピングされたエミッタ・コンタク
ト領域10を形成し、その表面にベース電極８を形成する
ようにしている。
高濃度に不純物がドーピングされたエミッタ・コンタク
ト領域10を形成し、その表面にベース電極８を形成する
ようにしている。
然しながら、ベース電極８の材料として、通常のように
クロム（Cr）／金（Au）を用いた場合などに於いては、
p+型AlxGa1-xAsに対するオーミック・コンタクト抵抗が
大きいことに起因する諸特性の低下が問題になってい
る。
クロム（Cr）／金（Au）を用いた場合などに於いては、
p+型AlxGa1-xAsに対するオーミック・コンタクト抵抗が
大きいことに起因する諸特性の低下が問題になってい
る。
本発明は、ワイド・エネルギ・バンド・ギャップのエミ
ッタ層を備え、且つ、ベース抵抗が極めて小さいヘテロ
接合バイポーラ半導体装置を提供する。
ッタ層を備え、且つ、ベース抵抗が極めて小さいヘテロ
接合バイポーラ半導体装置を提供する。
本発明に依るヘテロ接合バイポーラ半導体装置の製造方
法では、一導電型化合物半導体ベース層（例えばp+型Ga
Asベース層４）上に該ベース層と同じ材質の反対導電型
化合物半導体層（例えばｎ型GaAs層５）を形成する工程
と、その後、前記反対導電型化合物半導体層に於けるエ
ミッタ電極（例えばエミッタ電極７）直下の部分に前記
ベース層と比較してエネルギ・バンド・ギャップを広く
する為の物質（例えばAl）を導入してから熱処理して反
対導電型化合物半導体エミッタ領域（例えばｎ型AlxGa
1-xAsエミッタ領域13）を形成する工程とが含まれてな
る構成になっている。
法では、一導電型化合物半導体ベース層（例えばp+型Ga
Asベース層４）上に該ベース層と同じ材質の反対導電型
化合物半導体層（例えばｎ型GaAs層５）を形成する工程
と、その後、前記反対導電型化合物半導体層に於けるエ
ミッタ電極（例えばエミッタ電極７）直下の部分に前記
ベース層と比較してエネルギ・バンド・ギャップを広く
する為の物質（例えばAl）を導入してから熱処理して反
対導電型化合物半導体エミッタ領域（例えばｎ型AlxGa
1-xAsエミッタ領域13）を形成する工程とが含まれてな
る構成になっている。
前記手段を採ると、Alを含有してエネルギ・バンド・ギ
ャップが広くなっているエミッタ領域はエミッタ電極の
直下のみに存在し、表面からのメサ・エッチングを少な
くした場合でも、ベース・コンタクト領域にはAlを含有
してエネルギ・バンド・ギャップが広くなっている層は
存在しないので、エミッタ・ベース間の段差が小さく、
しかも、ベース抵抗は低く維持される。
ャップが広くなっているエミッタ領域はエミッタ電極の
直下のみに存在し、表面からのメサ・エッチングを少な
くした場合でも、ベース・コンタクト領域にはAlを含有
してエネルギ・バンド・ギャップが広くなっている層は
存在しないので、エミッタ・ベース間の段差が小さく、
しかも、ベース抵抗は低く維持される。
第１図（Ａ）乃至（Ｃ）は本発明一実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図を表
し、第２図は本発明一実施例を解説する為の工程要所に
於ける半導体装置の要部切断側面図であり、以下、これ
等の図を参照しつつ説明する。
の工程要所に於ける半導体装置の要部切断側面図を表
し、第２図は本発明一実施例を解説する為の工程要所に
於ける半導体装置の要部切断側面図であり、以下、これ
等の図を参照しつつ説明する。
第１図（Ａ）参照 (1) 分子線エピタキシャル成長（molecular beam ep
itaxy:MBE）法を適用することに依り、半絶縁性GaAs基
板１上に各半導体層を成長させるのであるが、さきに説
明した従来例と比較すると、第２図に見られるｎ型のAl
xGa1-xAsからなるエミッタ層５に変えてｎ型GaAs層11を
成長させる点で相違し、他の半導体層に関しては全く同
じである。
itaxy:MBE）法を適用することに依り、半絶縁性GaAs基
板１上に各半導体層を成長させるのであるが、さきに説
明した従来例と比較すると、第２図に見られるｎ型のAl
xGa1-xAsからなるエミッタ層５に変えてｎ型GaAs層11を
成長させる点で相違し、他の半導体層に関しては全く同
じである。
尚、ｎ型GaAs層11の不純物濃度や厚さはｎ型AlxGa1-xAs
エミッタ層５と同じである。
エミッタ層５と同じである。
(2) メサ・エッチング法を適用することに依り、所要
の階段状メサを形成する。
の階段状メサを形成する。
これに依り、表面のエミッタ電極が形成されるべき部
分、ｎ型GaAs層11が途中まで除去されベース電極が形成
されるべき部分、コレクタ電極が形成されるべき部分の
それぞれが得られる。
分、ｎ型GaAs層11が途中まで除去されベース電極が形成
されるべき部分、コレクタ電極が形成されるべき部分の
それぞれが得られる。
(3) 高周波（RF）スパッタリング法を適用することに
依り、厚さ約500〔nm〕の二酸化シリコン（SiO2）膜12
を形成し、次いで、通常のフォト・リソグラフィ技術を
適用することに依り、二酸化シリコン膜12のパターニン
グを行ってエミッタ領域形成予定部分上の開口12Aを形
成する。
依り、厚さ約500〔nm〕の二酸化シリコン（SiO2）膜12
を形成し、次いで、通常のフォト・リソグラフィ技術を
適用することに依り、二酸化シリコン膜12のパターニン
グを行ってエミッタ領域形成予定部分上の開口12Aを形
成する。
(4) 二酸化シリコン膜12をマスクとしてイオン注入法
を適用することに依り、ドーズ量を約１〜２×1016〔cm
-2〕程度、エネルギを200〔KeV〕程度としてAlイオンの
打ち込みを行う。図に於いて破線の部分はAlイオンが注
入されたことを表しているものとする。
を適用することに依り、ドーズ量を約１〜２×1016〔cm
-2〕程度、エネルギを200〔KeV〕程度としてAlイオンの
打ち込みを行う。図に於いて破線の部分はAlイオンが注
入されたことを表しているものとする。
第１図（Ｂ）参照 (5) 通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセスを適用することに依り、ベース・コンタク
ト領域形成予定部分上に開口13Aを有するフォト・レジ
スト膜13を形成する。
ト・プロセスを適用することに依り、ベース・コンタク
ト領域形成予定部分上に開口13Aを有するフォト・レジ
スト膜13を形成する。
(6) フォト・レジスト膜13をマスクとしてイオン注入
法を適用することに依り、ドーズ量を約１×1015〔c
m-2〕程度、エネルギを約150〔KeV〕程度として（Mg＋A
s）イオンの打ち込みを行う。図に於いて、開口13Aの近
傍に示した破線の部分は（Mg＋As）イオンが注入された
ことを表しているものとする。
法を適用することに依り、ドーズ量を約１×1015〔c
m-2〕程度、エネルギを約150〔KeV〕程度として（Mg＋A
s）イオンの打ち込みを行う。図に於いて、開口13Aの近
傍に示した破線の部分は（Mg＋As）イオンが注入された
ことを表しているものとする。
第１図（Ｃ）参照 (7) フォト・レジスト膜13を除去してから、温度を約8
50〜950〔℃〕、時間を約２〜６〔秒〕として熱処理を
行う。
50〜950〔℃〕、時間を約２〜６〔秒〕として熱処理を
行う。
これに依り、ｎ型GaAs層11の中にｎ型AlxGa1-xAsエミッ
タ領域14が形成され、また、p+型GaAsベース・コンタク
ト領域15が形成される。尚、n+型GaAsエミッタ・コンタ
クト層６の一部がn+型AlxGa1-xAsに変換されてしまうが
電極コンタクトの面からは殆ど問題はない。
タ領域14が形成され、また、p+型GaAsベース・コンタク
ト領域15が形成される。尚、n+型GaAsエミッタ・コンタ
クト層６の一部がn+型AlxGa1-xAsに変換されてしまうが
電極コンタクトの面からは殆ど問題はない。
(8) 通常の技法を適用することに依り、エミッタ電極
７、ベース電極８、コレクタ電極９を形成して完成す
る。
７、ベース電極８、コレクタ電極９を形成して完成す
る。
以上のようにして製造されたヘテロ接合バイポーラ半導
体装置では、ｎ型GaAs層11内に選択的にｎ型AlxGa1-xAs
エミッタ領域14が形成されていて、ベース・コンタクト
領域15内に於いてはAlxGa1-xAsが存在せず、全てがGaAs
で構成されている。
体装置では、ｎ型GaAs層11内に選択的にｎ型AlxGa1-xAs
エミッタ領域14が形成されていて、ベース・コンタクト
領域15内に於いてはAlxGa1-xAsが存在せず、全てがGaAs
で構成されている。
本発明に依るヘテロ接合バイポーラ半導体装置の製造方
法に於いては、一導電型化合物半導体ベース上に該ベー
ス層と同じ材質の反対導電型化合物半導体層を形成する
工程と、その後、前記反対導電型化合物半導体層に於け
るエミッタ電極直下の部分に前記ベース層と比較してエ
ネルギ・バンド・ギャップを広くする為の物質を導入し
てから熱処理して反対導電型化合物半導体エミッタ領域
を形成する工程とが含まれている。
法に於いては、一導電型化合物半導体ベース上に該ベー
ス層と同じ材質の反対導電型化合物半導体層を形成する
工程と、その後、前記反対導電型化合物半導体層に於け
るエミッタ電極直下の部分に前記ベース層と比較してエ
ネルギ・バンド・ギャップを広くする為の物質を導入し
てから熱処理して反対導電型化合物半導体エミッタ領域
を形成する工程とが含まれている。
このような工程を経て製造されたヘテロ接合バイポーラ
半導体装置では、そのベース・コンタクト領域にベース
層よりもエネルギ・バンド・ギャップを広くする為の物
質を混晶生成材料として含む半導体層は存在しないの
で、ベース抵抗を著しく低くすることができ、しかも、
エミッタ・ベース間のメタ・エッチングを浅くして段差
を低減することが可能であり、従って、精密なパターン
を形成するのに有利である。
半導体装置では、そのベース・コンタクト領域にベース
層よりもエネルギ・バンド・ギャップを広くする為の物
質を混晶生成材料として含む半導体層は存在しないの
で、ベース抵抗を著しく低くすることができ、しかも、
エミッタ・ベース間のメタ・エッチングを浅くして段差
を低減することが可能であり、従って、精密なパターン
を形成するのに有利である。
第１図（Ａ）乃至（Ｃ）は本発明一実施例を説明する為
の工程要所に於ける半導体装置の要部切断側面図、第２
図は従来例の要部切断側面図をそれぞれ表している。 図に於いて、１は半絶縁性GaAs基板、２はコレクタ・コ
ンタクト層、３はコレクタ層、４はベース層、５はエミ
ッタ層、６はエミッタ・コンタクト層、７はエミッタ電
極、８はベース電極、９はコレクタ電極、10はベース・
コンタクト領域、11はｎ型GaAs層、12は二酸化シリコン
膜、12Aは開口、13はフォト・レジスト膜、13Aは開口、
14はエミッタ領域、15はベース・コンタクト領域をそれ
ぞれ示している。
の工程要所に於ける半導体装置の要部切断側面図、第２
図は従来例の要部切断側面図をそれぞれ表している。 図に於いて、１は半絶縁性GaAs基板、２はコレクタ・コ
ンタクト層、３はコレクタ層、４はベース層、５はエミ
ッタ層、６はエミッタ・コンタクト層、７はエミッタ電
極、８はベース電極、９はコレクタ電極、10はベース・
コンタクト領域、11はｎ型GaAs層、12は二酸化シリコン
膜、12Aは開口、13はフォト・レジスト膜、13Aは開口、
14はエミッタ領域、15はベース・コンタクト領域をそれ
ぞれ示している。
Claims (1)
- 【請求項１】一導電型化合物半導体ベース層上に該ベー
ス層と同じ材質の反対導電型化合物半導体層を形成する
工程と、 その後、前記反対導電型化合物半導体層に於けるエミッ
タ電極直下の部分に前記ベース層と比較してエネルギ・
バンド・ギャップを広くする為の物質を導入してから熱
処理して反対導電型化合物半導体エミッタ領域を形成す
る工程と が含まれてなることを特徴とするヘテロ接合バイポーラ
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204371A JPH0666319B2 (ja) | 1985-09-18 | 1985-09-18 | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204371A JPH0666319B2 (ja) | 1985-09-18 | 1985-09-18 | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265462A JPS6265462A (ja) | 1987-03-24 |
| JPH0666319B2 true JPH0666319B2 (ja) | 1994-08-24 |
Family
ID=16489406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60204371A Expired - Lifetime JPH0666319B2 (ja) | 1985-09-18 | 1985-09-18 | ヘテロ接合バイポ−ラ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666319B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120664B2 (ja) * | 1987-07-16 | 1995-12-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1985
- 1985-09-18 JP JP60204371A patent/JPH0666319B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6265462A (ja) | 1987-03-24 |
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