JPH0666330B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0666330B2 JPH0666330B2 JP58147013A JP14701383A JPH0666330B2 JP H0666330 B2 JPH0666330 B2 JP H0666330B2 JP 58147013 A JP58147013 A JP 58147013A JP 14701383 A JP14701383 A JP 14701383A JP H0666330 B2 JPH0666330 B2 JP H0666330B2
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- JP
- Japan
- Prior art keywords
- silicon
- gate electrode
- oxide film
- silicon oxide
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 本発明は、ＭＯＳ・ＦＥＴからなるＬＳＩの微細化・高
速化を可能にする半導体装置の製造方法に関する。
速化を可能にする半導体装置の製造方法に関する。
ＬＳＩの高集積化に伴い、ＭＯＳ・ＦＥＴの微細化が行
なわれる。従来のポリシリコンからなるゲート電極配線
は、線幅が縮小するに従い抵抗が増大し、従来のソース
・ドレイン拡散層は、接合が浅くなるに伴い抵抗が増大
し、ＬＳＩの高速動作の障害となっている。
なわれる。従来のポリシリコンからなるゲート電極配線
は、線幅が縮小するに従い抵抗が増大し、従来のソース
・ドレイン拡散層は、接合が浅くなるに伴い抵抗が増大
し、ＬＳＩの高速動作の障害となっている。
本発明は、高温短時間熱処理によりイオン注入後の不純
物の接合深さとほぼ同等の深さを有する浅い不純物拡散
層を制御良く形成すること、シリコン表面のみがシリサ
イド化し高融点金属シリサイドは横に広がらず精度良く
形成することを特徴としている。
物の接合深さとほぼ同等の深さを有する浅い不純物拡散
層を制御良く形成すること、シリコン表面のみがシリサ
イド化し高融点金属シリサイドは横に広がらず精度良く
形成することを特徴としている。
以下実施例を用いて詳細に説明する。
第１図〜第７図は本発明によるＭＯＳＦＥＴ製造の工程
断面図である。
断面図である。
第１図において、シリコン基板上には、素子分離SiO22
・ゲート酸化膜３・ポリシリコンゲート電極４が形成さ
れている。次に第２図に示すように熱酸化によりポリシ
リコン表面５及びポリシリコン側面６にSiO2薄膜を形成
後、不純物イオン７を注入し浅い拡散層８を形成する。
第３図においては、ＲＩＥにより基板表面のSiO2をエッ
チングし、拡散層８上のSiO2薄膜及びポリシリコン表面
５のSiO2薄膜を除去する。第４図においては、Mo・Ｗ・
Tなどの高融点金属９を基板表面に蓄積する。その
後，Ｎ２雰囲気中でタングステン・ハロゲン・ランプに
より高温短時間（800℃以上１分以内）熱処理すること
によりポリシリコン表面及び拡散層表面のみ選択的にシ
リサイド10が形成される。熱処理が短時間で行なわれる
ためシリコンの表面のみがシリサイド化し、シリサイド
は横に拡がらずSiO2上の高融点金属（第５図９）は変化
しない。従って、第６図において高融点金属だけを選択
的にエッチング除去が可能になり、シリサイド領域10の
みが残る。シリサイドは拡散層表面及びゲート電極表面
に形成される。短時間熱処理による拡散層８は、不純物
の拡散が少なく、イオン注入時と変わらないため浅い接
合を持つ。次に第７図に示すように、層間絶縁膜SiO211
を形成後、コンタクトホールを形成、Ａ１配線12を形成
することによりＭＯＳＦＥＴが完成する。本発明によれ
ばゲート電極は表面層がシリサイドで形成されているた
め、従来のポリシリコンゲート電極の抵抗1/10程度に低
くなり、また拡散層も表面がシリサイドで形成されてい
るため従来の拡散層より低抵抗になる。しかもソース・
ドレイン・イオン注入後の高温熱処理は１分以内の短時
間であるため、拡散層の接合深さはイオン注入加速度で
制御され浅くすることができる。このためＭＯＳ・ＦＥ
Ｔの縮小化が可能になる。
・ゲート酸化膜３・ポリシリコンゲート電極４が形成さ
れている。次に第２図に示すように熱酸化によりポリシ
リコン表面５及びポリシリコン側面６にSiO2薄膜を形成
後、不純物イオン７を注入し浅い拡散層８を形成する。
第３図においては、ＲＩＥにより基板表面のSiO2をエッ
チングし、拡散層８上のSiO2薄膜及びポリシリコン表面
５のSiO2薄膜を除去する。第４図においては、Mo・Ｗ・
Tなどの高融点金属９を基板表面に蓄積する。その
後，Ｎ２雰囲気中でタングステン・ハロゲン・ランプに
より高温短時間（800℃以上１分以内）熱処理すること
によりポリシリコン表面及び拡散層表面のみ選択的にシ
リサイド10が形成される。熱処理が短時間で行なわれる
ためシリコンの表面のみがシリサイド化し、シリサイド
は横に拡がらずSiO2上の高融点金属（第５図９）は変化
しない。従って、第６図において高融点金属だけを選択
的にエッチング除去が可能になり、シリサイド領域10の
みが残る。シリサイドは拡散層表面及びゲート電極表面
に形成される。短時間熱処理による拡散層８は、不純物
の拡散が少なく、イオン注入時と変わらないため浅い接
合を持つ。次に第７図に示すように、層間絶縁膜SiO211
を形成後、コンタクトホールを形成、Ａ１配線12を形成
することによりＭＯＳＦＥＴが完成する。本発明によれ
ばゲート電極は表面層がシリサイドで形成されているた
め、従来のポリシリコンゲート電極の抵抗1/10程度に低
くなり、また拡散層も表面がシリサイドで形成されてい
るため従来の拡散層より低抵抗になる。しかもソース・
ドレイン・イオン注入後の高温熱処理は１分以内の短時
間であるため、拡散層の接合深さはイオン注入加速度で
制御され浅くすることができる。このためＭＯＳ・ＦＥ
Ｔの縮小化が可能になる。
このように本発明は、イオン注入後の不純物の接合深さ
とほぼ同等の深さを有する浅い不純物拡散層を制御性良
く形成すること及び、シリサイド化を所望するシリコン
表面のみがシリサイド化し、この高融点金属シリサイド
は横方向に広がらず、微細化が可能となることを特徴と
している。
とほぼ同等の深さを有する浅い不純物拡散層を制御性良
く形成すること及び、シリサイド化を所望するシリコン
表面のみがシリサイド化し、この高融点金属シリサイド
は横方向に広がらず、微細化が可能となることを特徴と
している。
そのためにハロゲン・ランプによる高温短時間熱処理の
シリサイド化により基板に熱が加わる時間が非常に少な
いので必要な部分のみ、即ち露出して高融点金属と接触
している部分のシリコン表面のみに精度良くシリサイド
化をすることが可能という効果を有している。
シリサイド化により基板に熱が加わる時間が非常に少な
いので必要な部分のみ、即ち露出して高融点金属と接触
している部分のシリコン表面のみに精度良くシリサイド
化をすることが可能という効果を有している。
更にゲート電極の上面及び側面にゲート酸化膜より厚い
酸化膜を形成し、かつゲート電極の上面及び側面に酸化
膜を形成した後に、不純物を上部よりイオン注入するこ
とにより、ゲート電極の側面の酸化膜に比べてゲート電
極上面の酸化膜の方に多く不純物を含むことになる。そ
もそもシリコン基体は、不純物濃度が高くなるにしたが
って、エッチングされ易くなるので、不純物を多く含む
ゲート電極上面のシリコン酸化膜に比べて、不純物を余
り含まない側面の方がエッチングされにくく、従ってシ
リサイド化するシリコン表面を露出させるためにエッチ
ングする際にシリサイド化保護膜として充分な膜厚を有
する酸化膜を残すことができる。
酸化膜を形成し、かつゲート電極の上面及び側面に酸化
膜を形成した後に、不純物を上部よりイオン注入するこ
とにより、ゲート電極の側面の酸化膜に比べてゲート電
極上面の酸化膜の方に多く不純物を含むことになる。そ
もそもシリコン基体は、不純物濃度が高くなるにしたが
って、エッチングされ易くなるので、不純物を多く含む
ゲート電極上面のシリコン酸化膜に比べて、不純物を余
り含まない側面の方がエッチングされにくく、従ってシ
リサイド化するシリコン表面を露出させるためにエッチ
ングする際にシリサイド化保護膜として充分な膜厚を有
する酸化膜を残すことができる。
またゲート電極表面に形成されるシリコン酸化膜の方が
単結晶シリコンである半導体基板表面に形成されるシリ
コン酸化膜に比べてエッチング速度が速いことは従来か
らよく知られている。これは単結晶シリコン表面の酸化
膜の方がち密かつ平滑で有るからである。この単結晶表
面のシリコン酸化膜をイオン注入状態下に晒すことによ
り、膜質は低下し、エッチングされ易くなる。このよう
に、シリコン酸化膜を形成した後に、ソース・ドレイン
領域を形成するために必要なイオン注入工程を経ること
により、ゲート電極上部及びソース・ドレイン領域とな
る半導体基板は、エッチングされ易くなり、一方シリサ
イド保護膜となるゲート電極の側面のシリコン酸化膜
は、エッチング性は変わらない。このような構成を取る
ことにより、確実にゲート電極側面にシリサイド化を防
止するに充分な膜厚を有するシリコン酸化膜を残すこと
が可能となる。
単結晶シリコンである半導体基板表面に形成されるシリ
コン酸化膜に比べてエッチング速度が速いことは従来か
らよく知られている。これは単結晶シリコン表面の酸化
膜の方がち密かつ平滑で有るからである。この単結晶表
面のシリコン酸化膜をイオン注入状態下に晒すことによ
り、膜質は低下し、エッチングされ易くなる。このよう
に、シリコン酸化膜を形成した後に、ソース・ドレイン
領域を形成するために必要なイオン注入工程を経ること
により、ゲート電極上部及びソース・ドレイン領域とな
る半導体基板は、エッチングされ易くなり、一方シリサ
イド保護膜となるゲート電極の側面のシリコン酸化膜
は、エッチング性は変わらない。このような構成を取る
ことにより、確実にゲート電極側面にシリサイド化を防
止するに充分な膜厚を有するシリコン酸化膜を残すこと
が可能となる。
以上まとめると、本発明はシリコン酸化膜を半導体基板
及びゲート電極に被覆することにより、イオン注入時の
ダメージから守るとともに、シリコンサイド化を所望し
ないゲート電極の側面には保護膜として充分な膜厚を有
するシリコン酸化膜を残すことができるという構成を有
するものである。
及びゲート電極に被覆することにより、イオン注入時の
ダメージから守るとともに、シリコンサイド化を所望し
ないゲート電極の側面には保護膜として充分な膜厚を有
するシリコン酸化膜を残すことができるという構成を有
するものである。
第１図〜第７図・・本発明によるＭＯＳ・ＦＥＴ製造の
工程断面図。 １：シリコン基板、２：素子分離SiO23：ゲート酸化
膜、４：ポリシリコンゲート、５：ゲート表面SiO26：
ゲート側面SiO2膜、７：不純物注入イオン、８：ソース
・ドレイン領域、９：高融点金属、10：シリサイド、1
1：層間絶縁SiO2、12：Ａ１配線。
工程断面図。 １：シリコン基板、２：素子分離SiO23：ゲート酸化
膜、４：ポリシリコンゲート、５：ゲート表面SiO26：
ゲート側面SiO2膜、７：不純物注入イオン、８：ソース
・ドレイン領域、９：高融点金属、10：シリサイド、1
1：層間絶縁SiO2、12：Ａ１配線。
Claims (1)
- 【請求項１】シリコンゲートＭＯＳトランジスタを有す
る半導体装置の製造方法において、半導体基板上に第１
シリコン酸化膜を介してシリコンゲート電極を形成する
工程、前記シリコンゲート電極の上部及び側面に前記第
１シリコン酸化膜の膜厚より厚い膜厚を有する第２シリ
コン酸化膜を形成する工程、前記シリコンゲート電極を
マスクとして、前記半導体基板上の所定の位置に不純物
を前記第１シリコン酸化膜を通してイオン注入法により
導入して、ソース及びドレイン領域となる不純物拡散層
を形成する工程、しかる後に前記不純物拡散層上の第１
シリコン酸化膜及び前記シリコンゲート電極上の前記第
２シリコン酸化膜を異方性を有する反応性イオンエッチ
ングにより、各々前記半導体基板と前記シリコンゲート
電極を露出させるとともに前記シリコンゲート電極側面
の前記第２シリコン酸化膜を残す工程、しかる後に前記
シリコンゲート電極を有する前記半導体基板上に高融点
金属を被覆する工程、ハロゲン・ランプによる高温短時
間熱処理により前記不純物拡散層及び前記シリコンゲー
ト電極上面のシリコンと前記高融点金属を化合させ、高
融点金属シリサイドを形成する工程、未反応の前記高融
点金属を除去する工程を有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147013A JPH0666330B2 (ja) | 1983-08-10 | 1983-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147013A JPH0666330B2 (ja) | 1983-08-10 | 1983-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6037776A JPS6037776A (ja) | 1985-02-27 |
| JPH0666330B2 true JPH0666330B2 (ja) | 1994-08-24 |
Family
ID=15420569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147013A Expired - Lifetime JPH0666330B2 (ja) | 1983-08-10 | 1983-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666330B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2534508B2 (ja) * | 1987-08-11 | 1996-09-18 | セイコーエプソン株式会社 | 高耐圧ｍｏｓ型半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
| JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
-
1983
- 1983-08-10 JP JP58147013A patent/JPH0666330B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6037776A (ja) | 1985-02-27 |
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