JPH0669083B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
- Publication number
- JPH0669083B2 JPH0669083B2 JP1370284A JP1370284A JPH0669083B2 JP H0669083 B2 JPH0669083 B2 JP H0669083B2 JP 1370284 A JP1370284 A JP 1370284A JP 1370284 A JP1370284 A JP 1370284A JP H0669083 B2 JPH0669083 B2 JP H0669083B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- forming
- rom
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリ及びその製造方法に係り、特にノ
ーマリ・オフ・タイプのROM（Ｒead Ｏnly Ｍemory）
に関する。
ーマリ・オフ・タイプのROM（Ｒead Ｏnly Ｍemory）
に関する。
通常、ROMのセルとしては、ノーマリ・オフ・タイプと
ノーマリ・オン・タイプがあるが、このうちノーマリ・
オフ・タイプはセル・トランジスタを常時オフ状態とす
ることにより、メモリ内容を書き込むものである。そし
て、この常時オフ状態とする方法には、Ｉ、ゲートを形
成しない。II、しきい値電圧ＶＴ（ターン・オン又はタ
ーン・オフ電圧）を高くする。III、配線電極（通常、
ドレイン又はソースの配線電極）を接続しない（コンタ
クトホールを設けない、又は配線を設けない）。等があ
る。
ノーマリ・オン・タイプがあるが、このうちノーマリ・
オフ・タイプはセル・トランジスタを常時オフ状態とす
ることにより、メモリ内容を書き込むものである。そし
て、この常時オフ状態とする方法には、Ｉ、ゲートを形
成しない。II、しきい値電圧ＶＴ（ターン・オン又はタ
ーン・オフ電圧）を高くする。III、配線電極（通常、
ドレイン又はソースの配線電極）を接続しない（コンタ
クトホールを設けない、又は配線を設けない）。等があ
る。
ところで、ROMはその製造工程でメモリの内容を決める
ため、製造工程のどの工程でメモリ内容を書き込むかに
より、指定されたROM内容のICの完成所要日数が異な
る。
ため、製造工程のどの工程でメモリ内容を書き込むかに
より、指定されたROM内容のICの完成所要日数が異な
る。
通常、Ｎチャンネルのシリコン・ゲートタイプのROMの
製造にはPEP（ｐhoto Ｅngraving Ｐrocess）を下記
の工程において行っている。
製造にはPEP（ｐhoto Ｅngraving Ｐrocess）を下記
の工程において行っている。
（１） ソース／ドレイン／ゲート領域形成 （２） しきい値ＶＴのコントロールＩ （３） しきい値ＶＴのコントロールII （４） ゲート電極形成 （５） コンタクトホール形成 （６） 配線形成 （７） 外部接続用電極（パッド）形成 そして、前記各方法のROM内容の書き込みは下記の工程
で行われる。
で行われる。
Ｉの方法→（１） IIの方法→（５）の前にもう１回PEPを追加する IIIの方法→（５）または（６） しかしながら、上記各方法にあっては、それぞれ次のよ
うな問題があった。すなわち、Ｉの方法はIC製造日数が
ROM内容書き込み後、長くかかる。IIの方法はＩの方法
程ではないが、IC製造日数がROM内容の書き込み後、長
くかかり、さらにPEPが１回増す。また、IIIの方法は、
ROM内容の書き込み後のIC製造日数は短かくなるが、セ
ル面積が大きくなる（通常、コンタクトホールは、I,II
の方法であれば、ソース又はドレインを２セル以上共通
させることが可能であるが、IIIの方法ではできな
い。）。
うな問題があった。すなわち、Ｉの方法はIC製造日数が
ROM内容書き込み後、長くかかる。IIの方法はＩの方法
程ではないが、IC製造日数がROM内容の書き込み後、長
くかかり、さらにPEPが１回増す。また、IIIの方法は、
ROM内容の書き込み後のIC製造日数は短かくなるが、セ
ル面積が大きくなる（通常、コンタクトホールは、I,II
の方法であれば、ソース又はドレインを２セル以上共通
させることが可能であるが、IIIの方法ではできな
い。）。
本発明は上記実情に鑑みてなされたもので、その目的
は、ROM内容書き込み後のICの製造期間を短縮できると
共に、セル専有面積を縮小化でき、安価な製品が得られ
る半導体メモリ及びその製造方法を提供することにあ
る。
は、ROM内容書き込み後のICの製造期間を短縮できると
共に、セル専有面積を縮小化でき、安価な製品が得られ
る半導体メモリ及びその製造方法を提供することにあ
る。
本発明は、複数のセルトランジスタからなる半導体メモ
リにROMデータを書き込むに際し、各々前記セルトラン
ジスタのソース又はドレイン領域に接続する複数の配線
電極を設け、これら配線電極上に層間絶縁膜、保護膜等
の絶縁膜を形成した後、最終工程において、前記複数の
配線電極のうちメモリ内容により決定されるセルトラン
ジスタに接続した配線電極に達するように、前記絶縁膜
に開孔部を設け、この開孔部を通して前記配線電極をエ
ッチングし、同配線電極を断線させるものである。
リにROMデータを書き込むに際し、各々前記セルトラン
ジスタのソース又はドレイン領域に接続する複数の配線
電極を設け、これら配線電極上に層間絶縁膜、保護膜等
の絶縁膜を形成した後、最終工程において、前記複数の
配線電極のうちメモリ内容により決定されるセルトラン
ジスタに接続した配線電極に達するように、前記絶縁膜
に開孔部を設け、この開孔部を通して前記配線電極をエ
ッチングし、同配線電極を断線させるものである。
以下、図面を参照して本発明の一実施例をＮチャンネル
のシリコンゲートROMについて適用した例について説明
する。第１図において、11はＰ型シリコン基板であり、
このシリコン基板11上にセルトランジスタA,Bが隣接し
て形成されている。これらセルトランジスタＡ，Ｂは共
にノーマリ・オフ・タイプのトランジスタであり、一方
のセルトランジスタＡはゲート電極の印加時にオン状態
とされメモリ内容が例えば「１」、他方のセルトランジ
スタＢは常時オフ状態とされメモリ内容が例えば「０」
であるとする。
のシリコンゲートROMについて適用した例について説明
する。第１図において、11はＰ型シリコン基板であり、
このシリコン基板11上にセルトランジスタA,Bが隣接し
て形成されている。これらセルトランジスタＡ，Ｂは共
にノーマリ・オフ・タイプのトランジスタであり、一方
のセルトランジスタＡはゲート電極の印加時にオン状態
とされメモリ内容が例えば「１」、他方のセルトランジ
スタＢは常時オフ状態とされメモリ内容が例えば「０」
であるとする。
すなわち、シリコン基板11の表面のフィールド酸化膜12
で囲まれた領域には、両セルトランジスタＡ，Ｂの例え
ばドレインとなるＮ型拡散層13、セルトランジスタＡの
ソースとなるＮ型拡散層14及びセルトランジスタＢのソ
ースとなるＮ型拡散層15がそれぞれ形成されている。ま
た、フィールド酸化膜12下にはフィールド反転防止用の
P+型拡散層16が形成されている。シリコン基板11上には
ゲート酸化膜17を介して例えば多結晶シリコンにより形
成されたゲート電極18,19が形成されている。さらに、
シリコン基板11上には層間絶縁膜（SiO2）20が形成され
ている。以上の構造までは、公知の方法により形成され
る。その後、PEPによりSiO2膜20にコンタクトホール21,
22を形成し、このコンタクトホール21,22を介して配線
電極23,24をそれぞれＮ型拡散層14,15に接続させる。こ
の配線電極23,24の形成方法は、コンタクトホール21,22
形成後、LPCVD（Ｌow Ｐressure Ｃhemical Ｖapour
Ｄeposition）法により多結晶シリコンを堆積し、こ
れを所定形状にエッチングし、さらにこの多結晶シリコ
ンの配線抵抗を下げるためにリンＰを添加する。このリ
ンの添加は、POCl3を用いて気相拡散させる方法、ある
いはイオン注入法等が用いられる。
で囲まれた領域には、両セルトランジスタＡ，Ｂの例え
ばドレインとなるＮ型拡散層13、セルトランジスタＡの
ソースとなるＮ型拡散層14及びセルトランジスタＢのソ
ースとなるＮ型拡散層15がそれぞれ形成されている。ま
た、フィールド酸化膜12下にはフィールド反転防止用の
P+型拡散層16が形成されている。シリコン基板11上には
ゲート酸化膜17を介して例えば多結晶シリコンにより形
成されたゲート電極18,19が形成されている。さらに、
シリコン基板11上には層間絶縁膜（SiO2）20が形成され
ている。以上の構造までは、公知の方法により形成され
る。その後、PEPによりSiO2膜20にコンタクトホール21,
22を形成し、このコンタクトホール21,22を介して配線
電極23,24をそれぞれＮ型拡散層14,15に接続させる。こ
の配線電極23,24の形成方法は、コンタクトホール21,22
形成後、LPCVD（Ｌow Ｐressure Ｃhemical Ｖapour
Ｄeposition）法により多結晶シリコンを堆積し、こ
れを所定形状にエッチングし、さらにこの多結晶シリコ
ンの配線抵抗を下げるためにリンＰを添加する。このリ
ンの添加は、POCl3を用いて気相拡散させる方法、ある
いはイオン注入法等が用いられる。
次に、配線電極23,24上に例えばCVD法により膜厚3000〜
5000Åの層間絶縁膜25を形成する。その後、この層間絶
縁膜25の絶縁性を良くするために、900〜1100℃のN2雰
囲気中にて熱処理（アニール）を施す。しかる後、PEP
により層間絶縁膜25,20にコンタクトホール26を設け、
このコンタクトホール26を介して配線電極27をＮ型拡散
層13に接続させる。また、層間絶縁膜25にコンタクトホ
ール28,29を設け、これらコンタクトホール28,29を介し
て外部取出し電極30,31をそれぞれ上記配線電極23,24に
接続する。この配線電極27及び外部取出し電極30,31
は、通常Al又はSiを添加したAlにより形成する。その
後、例えばCVD法により保護膜（例えばPSG）32を形成す
る。
5000Åの層間絶縁膜25を形成する。その後、この層間絶
縁膜25の絶縁性を良くするために、900〜1100℃のN2雰
囲気中にて熱処理（アニール）を施す。しかる後、PEP
により層間絶縁膜25,20にコンタクトホール26を設け、
このコンタクトホール26を介して配線電極27をＮ型拡散
層13に接続させる。また、層間絶縁膜25にコンタクトホ
ール28,29を設け、これらコンタクトホール28,29を介し
て外部取出し電極30,31をそれぞれ上記配線電極23,24に
接続する。この配線電極27及び外部取出し電極30,31
は、通常Al又はSiを添加したAlにより形成する。その
後、例えばCVD法により保護膜（例えばPSG）32を形成す
る。
第２図は上記のように形成された構造の一方のセルトラ
ンジスタＢを常時オフ状態とする工程、つまり配線電極
24を断線させる工程を示すものである。すなわち、先
ず、保護膜32及び層間絶縁膜25に、配線電極24に達する
開孔33を形成する。その後、この開孔33を通して配線電
極24の一部をエッチング除去し断線部34を形成する。
ンジスタＢを常時オフ状態とする工程、つまり配線電極
24を断線させる工程を示すものである。すなわち、先
ず、保護膜32及び層間絶縁膜25に、配線電極24に達する
開孔33を形成する。その後、この開孔33を通して配線電
極24の一部をエッチング除去し断線部34を形成する。
上記開孔33の形成方法は、RIE（Ｒeactive Ｉon Ｅtc
hing）等の異方性エッチングを使用すると開孔33の専有
面積を小さくすることができ、又、配線電極24をエッチ
ング除去するにはCDE（Ｃhemical Ｄry Ｅtching）等
の等方性エッチングを使用すると、さらに開孔33の孔径
を小さくすることが可能となる。
hing）等の異方性エッチングを使用すると開孔33の専有
面積を小さくすることができ、又、配線電極24をエッチ
ング除去するにはCDE（Ｃhemical Ｄry Ｅtching）等
の等方性エッチングを使用すると、さらに開孔33の孔径
を小さくすることが可能となる。
上述のように本発明にあっては、セルトランジスタＡ，
ＢへのROMデータの書き込みを配線形成工程後に行うた
めに、 イ、ROM内容決定後のPEP数が前述のＩの方法に比べて1/
7、IIの方法に比べて1/5以下、IIIの方法に比べて1/2〜
1/3となり、その分ROM内容決定後のIC完成所要日数が減
少する。
ＢへのROMデータの書き込みを配線形成工程後に行うた
めに、 イ、ROM内容決定後のPEP数が前述のＩの方法に比べて1/
7、IIの方法に比べて1/5以下、IIIの方法に比べて1/2〜
1/3となり、その分ROM内容決定後のIC完成所要日数が減
少する。
ロ、ROM内容にミスがあった場合、イにより新ROM開発日
数に関してさらにイの２倍以上の効果が得られる。
数に関してさらにイの２倍以上の効果が得られる。
ハ、IIIの方法に比べ、ソース又はドレインを２セル以
上共通させることが可能であるため、セル専有面積を縮
小化できる。
上共通させることが可能であるため、セル専有面積を縮
小化できる。
尚、上記実施例においては、本発明をＮチャンネルのシ
リコンゲートROMに適用した例について説明したが、Ｐ
チャンネルのシリコンゲートROMにも適用できることは
勿論である。また、上記実施例においては、配線電極2
3,24を多結晶シリコンにより形成したが、他の電極材
料、例えばMoｎSiｍ等のシリサイドやＷ（タングステ
ン）等の高融点金属等でも可能であることは勿論であ
る。
リコンゲートROMに適用した例について説明したが、Ｐ
チャンネルのシリコンゲートROMにも適用できることは
勿論である。また、上記実施例においては、配線電極2
3,24を多結晶シリコンにより形成したが、他の電極材
料、例えばMoｎSiｍ等のシリサイドやＷ（タングステ
ン）等の高融点金属等でも可能であることは勿論であ
る。
以上のように本発明によれば、ROM内容書き込み後のIC
の製造期間を短縮できると共に、セル専有面積を縮小化
でき、安価な製品が得られる半導体メモリ及びその製造
方法を提供できる。
の製造期間を短縮できると共に、セル専有面積を縮小化
でき、安価な製品が得られる半導体メモリ及びその製造
方法を提供できる。
図面は本発明の一実施例に係る半導体メモリの製造工程
を示す断面図であり、第１図はROMデータ書き込み前、
第２図はROMデータ書き込み後を示すものである。 11……シリコン基板、13〜15……Ｎ型拡散層、18,19…
…ゲート電極、23,24……配線電極、20,25……層間絶縁
膜、32……保護膜、33……開孔、34……コンタクトホー
ル。
を示す断面図であり、第１図はROMデータ書き込み前、
第２図はROMデータ書き込み後を示すものである。 11……シリコン基板、13〜15……Ｎ型拡散層、18,19…
…ゲート電極、23,24……配線電極、20,25……層間絶縁
膜、32……保護膜、33……開孔、34……コンタクトホー
ル。
Claims (2)
- 【請求項１】半導体基板に対しソース、ドレイン及びゲ
ートの各領域を形成し、複数のセルトランジスタを形成
する工程と、前記セルトランジスタ上に第１の絶縁膜を
形成し、この第１の絶縁膜の前記ソース又はドレイン領
域の対向する位置に各々電気的接続部を設ける工程と、
前記電気的接続部を介して前記ソース又はドレイン領域
に接続した等方性エッチング可能な複数の配線電極を形
成する工程と、前記配線電極上に第２の絶縁膜を形成す
る工程と、異方性エッチング法を用いて前記第２の絶縁
膜をエッチングすることにより、前記複数の配線電極の
うちメモリ内容により決定されるセルトランジスタに接
続した配線電極に達するような開孔部を前記第２の絶縁
膜に設ける工程と、等方性エッチング法を用いて前記メ
モリ内容により決定されるセルトランジスタに接続した
配線電極をエッチングし、その配線電極を断線する工程
とを具備したことを特徴とする半導体メモリの製造方
法。 - 【請求項２】前記等方性エッチング可能な複数の配線電
極は、多結晶シリコン、シリサイド又は高融点金属から
構成されていることを特徴とする特許請求の範囲第１項
に記載の半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1370284A JPH0669083B2 (ja) | 1984-01-28 | 1984-01-28 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1370284A JPH0669083B2 (ja) | 1984-01-28 | 1984-01-28 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60158660A JPS60158660A (ja) | 1985-08-20 |
| JPH0669083B2 true JPH0669083B2 (ja) | 1994-08-31 |
Family
ID=11840533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1370284A Expired - Lifetime JPH0669083B2 (ja) | 1984-01-28 | 1984-01-28 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669083B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827359A (ja) * | 1981-08-11 | 1983-02-18 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPS58197874A (ja) * | 1982-05-14 | 1983-11-17 | Nec Corp | 半導体装置およびその製法 |
-
1984
- 1984-01-28 JP JP1370284A patent/JPH0669083B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60158660A (ja) | 1985-08-20 |
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