JPS58197874A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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- JPS58197874A JPS58197874A JP57080943A JP8094382A JPS58197874A JP S58197874 A JPS58197874 A JP S58197874A JP 57080943 A JP57080943 A JP 57080943A JP 8094382 A JP8094382 A JP 8094382A JP S58197874 A JPS58197874 A JP S58197874A
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- Japan
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- layer
- aluminum
- wiring
- fuse
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置およびその製法にかかり、とくに半
導体装置の配線の構造と形成法に関するものである。
導体装置の配線の構造と形成法に関するものである。
以下に本発明の二層構造から成る配線の多結晶シリコン
（以降単にＰｏ１ｙ−８ｉと云う）層のみから成る部分
をヒユーズ材料として用いる場合を例に従来のヒユーズ
素子形成法と共に説明する〇従来、半導体基板上にトラ
ンジスタ素子による（口）路機能と共にヒユーズ素子を
形成するＩＣメモリに代表される半導体装置において、
前記ヒユーズ素子の形成方式として、ヒユーズ素子以外
の部分たとえはトランジスタ回路の配線材料などに使わ
れるＰｏ１ｙ−８ｉ ｋヒユーズ材料とする場合にヒユ
ーズ素子と他のＰｏ１ｙ−８ｉ層を同一工程で形成し、
その後ヒユーズ素子と該ヒユーズ素子周辺回路との回路
結合を行う方式と、ヒユーズ材料がヒユーズ素子以外で
使用されている材料または使用されていない材料に拘ら
ずヒユーズ素子部分を独立した工程で形成した彼、ヒユ
ーズ素子と該ヒー−ズ素子周辺回路との回路結合を行う
方式などが行われていた。
（以降単にＰｏ１ｙ−８ｉと云う）層のみから成る部分
をヒユーズ材料として用いる場合を例に従来のヒユーズ
素子形成法と共に説明する〇従来、半導体基板上にトラ
ンジスタ素子による（口）路機能と共にヒユーズ素子を
形成するＩＣメモリに代表される半導体装置において、
前記ヒユーズ素子の形成方式として、ヒユーズ素子以外
の部分たとえはトランジスタ回路の配線材料などに使わ
れるＰｏ１ｙ−８ｉ ｋヒユーズ材料とする場合にヒユ
ーズ素子と他のＰｏ１ｙ−８ｉ層を同一工程で形成し、
その後ヒユーズ素子と該ヒユーズ素子周辺回路との回路
結合を行う方式と、ヒユーズ材料がヒユーズ素子以外で
使用されている材料または使用されていない材料に拘ら
ずヒユーズ素子部分を独立した工程で形成した彼、ヒユ
ーズ素子と該ヒー−ズ素子周辺回路との回路結合を行う
方式などが行われていた。
ＮチャネルＭＯ８ａｔＦＥＴのゲート電極材料にＰｏ１
ｙ−８４を用い、さらにヒエーメ材料にＰｏ１ｙ−８ｉ
を用いたトランジスタ素子とヒユーズ素子を例に従来方
式の（ロ）路動作と構造と工程について図により説明す
る。
ｙ−８４を用い、さらにヒエーメ材料にＰｏ１ｙ−８ｉ
を用いたトランジスタ素子とヒユーズ素子を例に従来方
式の（ロ）路動作と構造と工程について図により説明す
る。
ｔＡｘ図にＮチャネルＭＯ８ｍＦＥＴとヒーーズ素子の
平面パターン図を示す。第２図は第１図中のｘ−ｘ’に
おける断面図を示し、第３図は第１図を回路図として表
わしたものである。
平面パターン図を示す。第２図は第１図中のｘ−ｘ’に
おける断面図を示し、第３図は第１図を回路図として表
わしたものである。
第１図において、ソース拡散層１０１はコンタクト・ホ
ール１０５ｔ−通してアルミ配線１０９によ、９ ＧＮ
Ｄ （接地）に結合されている・ヒーーズ素子１０４の
一端はコンタクト・ホール１０８を通してアルミ配＠１
１１によ、９Ｖｐｏ亀源に結合されている。前記ヒ工−
ズ素子１０４の他の一端はコンタクト・ホール１０７を
通してアルミ配−１１０に結合され咳アルミ配線１１０
Ｕコンタクト・ホール１０６によりドレイン拡散層１０
２に結合されている。今ヒユーズ素子１０４の状態を結
合状態からｌｌ’ｒ線状態にするには、Ｐｏ１ｙ−８ｉ
ゲート電極１０３に正の高電圧合印加することによシト
レイン・ソース関を電気的に非常な低抵抗の４通状態に
し ＶＤＤｔ源よりヒユーズ素子１０４に大電流が流れ
込み溶断させる。またレーサーを直接ヒユーズ素子１０
４に加え、溶断させる。そしてそのヒユーズ素子１０４
の状態を検出するには、Ｐｏ１ｙ−８ｉ ケート電極１
０３ Ｖｃ通常動作電圧（たとえは＋５Ｖ）を印加する
ことで結合状態であれはドレイ／仰ｊアルミ配−１１０
にはｚＶＤｏ電圧が表われ、１１ｒＩｉ１８Ｉ状態でめ
れはドレイン側アルミ配ｋｌｌＯのレベルはＧＮＤへ引
き込まれる。以上回路動作についての説明を第１図によ
シ行った。
ール１０５ｔ−通してアルミ配線１０９によ、９ ＧＮ
Ｄ （接地）に結合されている・ヒーーズ素子１０４の
一端はコンタクト・ホール１０８を通してアルミ配＠１
１１によ、９Ｖｐｏ亀源に結合されている。前記ヒ工−
ズ素子１０４の他の一端はコンタクト・ホール１０７を
通してアルミ配−１１０に結合され咳アルミ配線１１０
Ｕコンタクト・ホール１０６によりドレイン拡散層１０
２に結合されている。今ヒユーズ素子１０４の状態を結
合状態からｌｌ’ｒ線状態にするには、Ｐｏ１ｙ−８ｉ
ゲート電極１０３に正の高電圧合印加することによシト
レイン・ソース関を電気的に非常な低抵抗の４通状態に
し ＶＤＤｔ源よりヒユーズ素子１０４に大電流が流れ
込み溶断させる。またレーサーを直接ヒユーズ素子１０
４に加え、溶断させる。そしてそのヒユーズ素子１０４
の状態を検出するには、Ｐｏ１ｙ−８ｉ ケート電極１
０３ Ｖｃ通常動作電圧（たとえは＋５Ｖ）を印加する
ことで結合状態であれはドレイ／仰ｊアルミ配−１１０
にはｚＶＤｏ電圧が表われ、１１ｒＩｉ１８Ｉ状態でめ
れはドレイン側アルミ配ｋｌｌＯのレベルはＧＮＤへ引
き込まれる。以上回路動作についての説明を第１図によ
シ行った。
次に第２図により構造と工程についての説明を打う。Ｐ
ｔｉシリコン基板２００に公知の方法により厚いフィー
ルド酸化シリコン換２１６を形成しエツチングによシト
ランジヌタ活性領域を選択的に除去する。さらにゲート
酸化膜２０３となる酸化シリコン展を熱酸化に１９形成
し、さらにゲート電極２０４およびヒユーズ素子２０５
となるＰｏ１ｙ−８ｉをｓ ｏ ｏ ｏＸ程度気相成長
させる。そしてゲート電極２０４およびヒユーズ素子２
０５となる部分以外のＰｏ１ｙ−８ｉをエツチングによ
り選択的に除去し、さらにソース・ドレイン領域の酸化
シリコン膜を除去し、その後Ｎ＋拡散を行いソース拡散
層２０１、ドレイン拡散層２０２を形成する。
ｔｉシリコン基板２００に公知の方法により厚いフィー
ルド酸化シリコン換２１６を形成しエツチングによシト
ランジヌタ活性領域を選択的に除去する。さらにゲート
酸化膜２０３となる酸化シリコン展を熱酸化に１９形成
し、さらにゲート電極２０４およびヒユーズ素子２０５
となるＰｏ１ｙ−８ｉをｓ ｏ ｏ ｏＸ程度気相成長
させる。そしてゲート電極２０４およびヒユーズ素子２
０５となる部分以外のＰｏ１ｙ−８ｉをエツチングによ
り選択的に除去し、さらにソース・ドレイン領域の酸化
シリコン膜を除去し、その後Ｎ＋拡散を行いソース拡散
層２０１、ドレイン拡散層２０２を形成する。
次に気相成長法によｆｉ ＰＥＧの絶縁膜２０６゜２０
７を形成し、エツチングによりヒユーズ素子２０５のコ
ンタクト・ホール２１０．２１１ドレインｉｉ城コンタ
クトｅホール２０９お、よびソース領域コンタクト・ホ
ール２０８ｔ−選択的に除去しで形成する。さらに２０
００Ｘｉ！ｉｉ：の薄いＰｏ１ｙ−８ｉを気相成長させ
、その恢アルミを蒸盾した依アルミをエツチングによシ
選択的に除去し、さらに前記ＺＯＯｏＸ Ｐｏ １ｙ−
８ｉ のアルミ部分以外を選択的にエツチングしてア
ルミ配！！１１２１２，２１３，２１４を形成する。
７を形成し、エツチングによりヒユーズ素子２０５のコ
ンタクト・ホール２１０．２１１ドレインｉｉ城コンタ
クトｅホール２０９お、よびソース領域コンタクト・ホ
ール２０８ｔ−選択的に除去しで形成する。さらに２０
００Ｘｉ！ｉｉ：の薄いＰｏ１ｙ−８ｉを気相成長させ
、その恢アルミを蒸盾した依アルミをエツチングによシ
選択的に除去し、さらに前記ＺＯＯｏＸ Ｐｏ １ｙ−
８ｉ のアルミ部分以外を選択的にエツチングしてア
ルミ配！！１１２１２，２１３，２１４を形成する。
次に気相成長法によ＃Ｐ８Ｇ農２１５を形成し九後、ヒ
ューズ素子２０５上部にヒエーズ窓２１７を選択的にエ
ツチングして完了する。
ューズ素子２０５上部にヒエーズ窓２１７を選択的にエ
ツチングして完了する。
以上、従来方式によるヒユーズ素子の構造と形成工程で
あるが、この方式で形成されるヒユーズ素子は他の回路
（図においてはゲート電極）に用いられているＰｏ１ｙ
−８ｉと同一工程で形成されることから、通常４０００
Ｘ以上の厚いものとなる。
あるが、この方式で形成されるヒユーズ素子は他の回路
（図においてはゲート電極）に用いられているＰｏ１ｙ
−８ｉと同一工程で形成されることから、通常４０００
Ｘ以上の厚いものとなる。
しかしＬＳＩ化が進み回路素子密度が増すに伴ない、素
子あたシの単位ＩｊｉＩ積および消費電力が小さくなり
、ヒユーズ素子の溶断に要する電力も小さなものが会費
になる。そこでヒユーズ素子のＰｏ１ｙ−８ｉ膜厚を下
げることで、溶断電力を小さくすることが可能になるが
、前記説廚の従来方式においてＰｏ１ｙ−８ｉをさらに
薄くしようとするとたとえはゲート電極に用いられるＰ
ｏ１ｙ−８ｉの配縁抵抗が＾〈なり、ゲート電極を駆動
する回路の負荷が増しスイッチングスピードが遅くなる
などの障害か発生する。
子あたシの単位ＩｊｉＩ積および消費電力が小さくなり
、ヒユーズ素子の溶断に要する電力も小さなものが会費
になる。そこでヒユーズ素子のＰｏ１ｙ−８ｉ膜厚を下
げることで、溶断電力を小さくすることが可能になるが
、前記説廚の従来方式においてＰｏ１ｙ−８ｉをさらに
薄くしようとするとたとえはゲート電極に用いられるＰ
ｏ１ｙ−８ｉの配縁抵抗が＾〈なり、ゲート電極を駆動
する回路の負荷が増しスイッチングスピードが遅くなる
などの障害か発生する。
またヒユーズ素子以外への影４１１になくすためにヒユ
ーズ素子を独立した形成工程により薄いヒエ−ズ素子を
形成することが可能になるが、工程数が増す丸めコスト
が高くなシさらに欠陥発生原因の増加を招くことになる
。ヒユーズ素子１に薄く形成することにより、さらにレ
ーザーによる溶断時においてもよシ小さなレーザーエネ
ルギーで溶断可能となるため、レーザーによる周辺に対
するダメージが抑えられる。
ーズ素子を独立した形成工程により薄いヒエ−ズ素子を
形成することが可能になるが、工程数が増す丸めコスト
が高くなシさらに欠陥発生原因の増加を招くことになる
。ヒユーズ素子１に薄く形成することにより、さらにレ
ーザーによる溶断時においてもよシ小さなレーザーエネ
ルギーで溶断可能となるため、レーザーによる周辺に対
するダメージが抑えられる。
さらにヒユーズ素子の溶断特性を向上させるため、ヒユ
ーズ素子上部の保護膜に開口部を作りヒエーズ窓とする
（第２図におけるヒユーズ窓２１７）ことは公知の方法
であるが、従来方式によるヒユーズ素子の形成ではヒエ
ーズ窓下部にＰＳＧなどの保１ｉ膜が形成されていない
ため、ヒユーズ窓から基板に対して外部汚染を受けやす
い構造になっている。
ーズ素子上部の保護膜に開口部を作りヒエーズ窓とする
（第２図におけるヒユーズ窓２１７）ことは公知の方法
であるが、従来方式によるヒユーズ素子の形成ではヒエ
ーズ窓下部にＰＳＧなどの保１ｉ膜が形成されていない
ため、ヒユーズ窓から基板に対して外部汚染を受けやす
い構造になっている。
本発明はアルミなどの金属配線下に同一ノ（ターンで形
成されるＰｏ１ｙ−８４層ｔ−選択的に金属配縁間に存
在させることによシヒーーズ素子を形成することで、工
程数を増すことなく、薄いＰｏ ｌ ｙ−ｂ ｉヒエー
ズを実現し、かつＰｏｔｙ−ｓｔヒユーズ下にＰＳＧ保
護膜を形成することでヒユーズ窓からの外部汚染の対策
を行り九ものである。
成されるＰｏ１ｙ−８４層ｔ−選択的に金属配縁間に存
在させることによシヒーーズ素子を形成することで、工
程数を増すことなく、薄いＰｏ ｌ ｙ−ｂ ｉヒエー
ズを実現し、かつＰｏｔｙ−ｓｔヒユーズ下にＰＳＧ保
護膜を形成することでヒユーズ窓からの外部汚染の対策
を行り九ものである。
本発明の特徴は、ＰＳＧ膜を配線の絶縁膜とし、前記配
線が金属層と該金属層下にｔｌは則−パターンによる多
結晶シリコン層１＋する二層構造を形成して成る半導体
集積回路装置において、前記Ｐ８Ｇ絶縁膜上に形成され
る前記二層構造から成る配線の少なくとも一部が多結晶
シリコン層のみから成る半導体装置にある。
線が金属層と該金属層下にｔｌは則−パターンによる多
結晶シリコン層１＋する二層構造を形成して成る半導体
集積回路装置において、前記Ｐ８Ｇ絶縁膜上に形成され
る前記二層構造から成る配線の少なくとも一部が多結晶
シリコン層のみから成る半導体装置にある。
又、本発明は上記半導体装置において、前記Ｐ８Ｇ絶縁
編上に前記二層構造から成る配線を形成した彼、該配線
の上層に形成されている金属層の一部を除去することに
よシ、一部が多結晶シリコン層のみから成る配線を実現
する半導体装置の製法にある。
編上に前記二層構造から成る配線を形成した彼、該配線
の上層に形成されている金属層の一部を除去することに
よシ、一部が多結晶シリコン層のみから成る配線を実現
する半導体装置の製法にある。
本発明の実現の手法について図を用いて以下に説明する
。第４図は本発明の実施例によるヒユーズ素子とＮチャ
ネルＭＯ８型ＦＥＴの平ｌｊｏ図を示す。第４図におい
てヒユーズ素子部以外は従来方式と比軟することから同
様の構造になっている。
。第４図は本発明の実施例によるヒユーズ素子とＮチャ
ネルＭＯ８型ＦＥＴの平ｌｊｏ図を示す。第４図におい
てヒユーズ素子部以外は従来方式と比軟することから同
様の構造になっている。
ＪＩｓ図は１１４図中のＹ−Ｙ’における断面図を示す
。
。
第４図においてアルミ配［４０３，４０５下部の点線で
示されるＰｏ１ｙ−８ｉ ４０４の部分４０６が本発明
によるヒユーズ素子を示す、尚、４０１はドレイン拡散
層、４０２はコンタクトホール、４０７はＧＮＤ、ｌｉ
ｔを形成しているアルミ配線である。第５図においてＦ
ＥＴのソース・ドレイン拡散層を形成するまでの工程は
、ゲート電極５０１と同一工程においてＰｏ１ｙ−８ｉ
ヒエーズ素子を形成しないことを除いては同様である。
示されるＰｏ１ｙ−８ｉ ４０４の部分４０６が本発明
によるヒユーズ素子を示す、尚、４０１はドレイン拡散
層、４０２はコンタクトホール、４０７はＧＮＤ、ｌｉ
ｔを形成しているアルミ配線である。第５図においてＦ
ＥＴのソース・ドレイン拡散層を形成するまでの工程は
、ゲート電極５０１と同一工程においてＰｏ１ｙ−８ｉ
ヒエーズ素子を形成しないことを除いては同様である。
ソースΦドレイン拡散層を形成した後、気相成長法によ
、９ ＰＥＧの絶縁膜５０２．５１１を形成し、エツチ
ングによりソース領域コンタクト・ホール５０３および
ドレイ／領域コンタクト・ホール５０４を選択的に除去
して形成する０ 次に２０００Ｘ程度の薄いＰｏ１ｙ−８ｉ ５０８を気
相成長した後アルミを蒸着し、エツチングによりアルミ
を選択的に除去してアルミ配＠ｓｏｓ、ｓｏ６゜５０７
を形成する。さらに前記Ｐｏ１ｙ−８ｉ ５０８會アル
ミ配線下とヒユーズ素子部が残るようにエツチングによ
り選択的に除去する。
、９ ＰＥＧの絶縁膜５０２．５１１を形成し、エツチ
ングによりソース領域コンタクト・ホール５０３および
ドレイ／領域コンタクト・ホール５０４を選択的に除去
して形成する０ 次に２０００Ｘ程度の薄いＰｏ１ｙ−８ｉ ５０８を気
相成長した後アルミを蒸着し、エツチングによりアルミ
を選択的に除去してアルミ配＠ｓｏｓ、ｓｏ６゜５０７
を形成する。さらに前記Ｐｏ１ｙ−８ｉ ５０８會アル
ミ配線下とヒユーズ素子部が残るようにエツチングによ
り選択的に除去する。
次に気相成長法によｊＤＰ８Ｇ膜５０９膜形０９た後、
ヒユーズ素子上部にヒユーズ窓５１０を形成して完了す
る。尚、５０１はゲート電極を形成するＰｏ１ｙ−８ｉ
、５０２はＰＳＧ膜、５０３，５０４はコンタクトホー
ル、５１１はＰＥＧ＠である。
ヒユーズ素子上部にヒユーズ窓５１０を形成して完了す
る。尚、５０１はゲート電極を形成するＰｏ１ｙ−８ｉ
、５０２はＰＳＧ膜、５０３，５０４はコンタクトホー
ル、５１１はＰＥＧ＠である。
以上のようにアルミ配線の拡散領域との反応を押上する
などの目的で使用されているアルミ配線下のＰｏ１ｙ−
８ｉは、２０００ＸＩｉ１度の薄さであシまたアルミ配
線とダイレクトに接続されているため、ヒユーズ素子に
適しており、かつ接続のためのコンタクト部が不要にな
る。
などの目的で使用されているアルミ配線下のＰｏ１ｙ−
８ｉは、２０００ＸＩｉ１度の薄さであシまたアルミ配
線とダイレクトに接続されているため、ヒユーズ素子に
適しており、かつ接続のためのコンタクト部が不要にな
る。
またＰＥＧの絶縁膜を形成した後、配線形成工程を行う
ため、本発明によるヒユーズ素子形成では前記ＰＥＧ絶
縁１５図における絶＃換５１１）がヒユーズ素子の直下
層に必然的に形成され、工株数を増すことなく外部汚染
対策がなされる。
ため、本発明によるヒユーズ素子形成では前記ＰＥＧ絶
縁１５図における絶＃換５１１）がヒユーズ素子の直下
層に必然的に形成され、工株数を増すことなく外部汚染
対策がなされる。
以上ヒユーズ素子を例として、 、、Ｐｏ ｌ ｙ−８
ｉ層のみから成る部分を有するＰｏ１ｙ−８ｉ鳩と金一
層の二層構造から形成される配線の％黴と形成法の説明
を行ったが、ヒユーズ素子以外にＰｏ１ｙ−８凰層のみ
から成る部分を単なる抵抗素子として用いることなども
可能である。
ｉ層のみから成る部分を有するＰｏ１ｙ−８ｉ鳩と金一
層の二層構造から形成される配線の％黴と形成法の説明
を行ったが、ヒユーズ素子以外にＰｏ１ｙ−８凰層のみ
から成る部分を単なる抵抗素子として用いることなども
可能である。
第１図は従来方式によるヒユーズ素子とＮチャネルＭＯ
８型ＦＥＴの平面パターン図で、ｌＸ２図は第１図のｘ
−ｘ’における断面図、第３図は第１図、第２図の記号
化した回路図である・第１図、第２図において、２００
はＰ型シリコン基板、１０１．２０１はソース拡散層、
１０２゜２０２はドレイン拡散層、２０３はゲート版
化膿を形成する酸化シリコン膜、ｌＱ３．２０４はケー
ト電極を形成するＰｏ１ｙ−８ｉ層、１０４，２０５は
ヒユーズ素子を形成するＰｏ１ｙ−８ｉ 盾、 ２０６
゜２０７は絶縁ｊ１！ＩＩを形成するＰＳＧ膜、１０５
，１０６゜１０７．１０８，２０８．２（Ｊ９，２１０
，２．１１はコンタクト・ホール、１０９，２１２はＧ
ＮＤ＃ｔ″形成するアルミ°配線、１１０．２１３はヒ
ユーズ素子とＦ Ｅ Ｔを接続しているアルミ配線、ｔ
ｌｌ、２１４は電源線を形成しているアルミ配線、２１
５は保Ｓ膜を形成しているＰＳＧ膜、１１２，２１７は
ヒユーズ窓、２１６はフィールド酸化シリコン膜をそれ
ぞれ示す。 第４図は本発明によるヒユーズ素子とＮチャネルＭＯ８
型ＦＥＴの平面パターン図で、第５図は第４図のＹ−Ｙ
’における断面図である。 第４図、第５図において、５０１はゲート電極を形成す
るＰｏ１ｙ−８ｉ 、５０２．５１１は絶に＆膜および
保護ＪＩＪＩ形成するＰＳＧ膜、４０１はドレイン拡散
層、４０２，５０３，５０４はコンタクト・ホール、４
０３．５０６はヒユーズ素子とＦＥＴを接続しているア
ルミ配線、４０４，５０８ はヒユーズ素子を形成して
いるＰｏ１ｙ−８ｉ 、４０５．５０７はＩＩ！源巌を
形成しているアルミ配線、４０６はヒユーズ素子を形成
しているＰｏ１ｙ−８ｉのヒエーズ機能部、４０７．５
０５は（ｊＮＬＪ蛤を形成しているア〒 ルミ配線、５０９は保＠膜を形成しているＰＥＧ第２閉 ＤＤ 第、５図 ロ 函 ） η 畦 粧
８型ＦＥＴの平面パターン図で、ｌＸ２図は第１図のｘ
−ｘ’における断面図、第３図は第１図、第２図の記号
化した回路図である・第１図、第２図において、２００
はＰ型シリコン基板、１０１．２０１はソース拡散層、
１０２゜２０２はドレイン拡散層、２０３はゲート版
化膿を形成する酸化シリコン膜、ｌＱ３．２０４はケー
ト電極を形成するＰｏ１ｙ−８ｉ層、１０４，２０５は
ヒユーズ素子を形成するＰｏ１ｙ−８ｉ 盾、 ２０６
゜２０７は絶縁ｊ１！ＩＩを形成するＰＳＧ膜、１０５
，１０６゜１０７．１０８，２０８．２（Ｊ９，２１０
，２．１１はコンタクト・ホール、１０９，２１２はＧ
ＮＤ＃ｔ″形成するアルミ°配線、１１０．２１３はヒ
ユーズ素子とＦ Ｅ Ｔを接続しているアルミ配線、ｔ
ｌｌ、２１４は電源線を形成しているアルミ配線、２１
５は保Ｓ膜を形成しているＰＳＧ膜、１１２，２１７は
ヒユーズ窓、２１６はフィールド酸化シリコン膜をそれ
ぞれ示す。 第４図は本発明によるヒユーズ素子とＮチャネルＭＯ８
型ＦＥＴの平面パターン図で、第５図は第４図のＹ−Ｙ
’における断面図である。 第４図、第５図において、５０１はゲート電極を形成す
るＰｏ１ｙ−８ｉ 、５０２．５１１は絶に＆膜および
保護ＪＩＪＩ形成するＰＳＧ膜、４０１はドレイン拡散
層、４０２，５０３，５０４はコンタクト・ホール、４
０３．５０６はヒユーズ素子とＦＥＴを接続しているア
ルミ配線、４０４，５０８ はヒユーズ素子を形成して
いるＰｏ１ｙ−８ｉ 、４０５．５０７はＩＩ！源巌を
形成しているアルミ配線、４０６はヒユーズ素子を形成
しているＰｏ１ｙ−８ｉのヒエーズ機能部、４０７．５
０５は（ｊＮＬＪ蛤を形成しているア〒 ルミ配線、５０９は保＠膜を形成しているＰＥＧ第２閉 ＤＤ 第、５図 ロ 函 ） η 畦 粧
Claims (2)
- （１）Ｐ２Ｏ膜を配線の絶縁膜とし・前記配線が金属層
と該金属層下にほぼ同一パターンによる多結晶シリコン
層を有する二層構造を形成して成る半導体装置であって
、前記Ｐ８Ｇ絶縁膜上に形成される前記二層構造から成
る配線の少なくとも一部が多結晶シリコン層のみかり成
ることを特徴とする半導体装置・ - （２）Ｐ８Ｇ絶縁膜上に金属層と多結晶シリコン層がほ
ぼ同一のパターンとなり構成される二層構造から成る配
線を形成した後、咳配線の上層に形成されている金鵬層
の一部を除去することにより、一部が多結晶シリコン層
のみから成る配線を実現することｔ−特徴とする半導体
装置の製法・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080943A JPS58197874A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080943A JPS58197874A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197874A true JPS58197874A (ja) | 1983-11-17 |
| JPH0332230B2 JPH0332230B2 (ja) | 1991-05-10 |
Family
ID=13732567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080943A Granted JPS58197874A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197874A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60158660A (ja) * | 1984-01-28 | 1985-08-20 | Toshiba Corp | 半導体メモリの製造方法 |
| JPS6355955A (ja) * | 1986-08-26 | 1988-03-10 | Nec Corp | 半導体装置 |
| JPS63161641A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体記憶装置 |
| JPH0249450A (ja) * | 1988-03-18 | 1990-02-19 | Digital Equip Corp <Dec> | 集積回路を変更する方法 |
| JP2004515061A (ja) * | 2000-11-27 | 2004-05-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｍｏｓデバイスベースのセル構造を有するポリヒューズｒｏｍ、及びそれに対する読出しと書込みの方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567467A (en) * | 1979-07-02 | 1981-01-26 | Nec Corp | Semiconductor memory device |
| JPS5685846A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-05-14 JP JP57080943A patent/JPS58197874A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567467A (en) * | 1979-07-02 | 1981-01-26 | Nec Corp | Semiconductor memory device |
| JPS5685846A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Semiconductor integrated circuit device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60158660A (ja) * | 1984-01-28 | 1985-08-20 | Toshiba Corp | 半導体メモリの製造方法 |
| JPS6355955A (ja) * | 1986-08-26 | 1988-03-10 | Nec Corp | 半導体装置 |
| JPS63161641A (ja) * | 1986-12-25 | 1988-07-05 | Nec Corp | 半導体記憶装置 |
| JPH0249450A (ja) * | 1988-03-18 | 1990-02-19 | Digital Equip Corp <Dec> | 集積回路を変更する方法 |
| JP2004515061A (ja) * | 2000-11-27 | 2004-05-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｍｏｓデバイスベースのセル構造を有するポリヒューズｒｏｍ、及びそれに対する読出しと書込みの方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332230B2 (ja) | 1991-05-10 |
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