JPH0673061B2 - 表示制御回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、表示用RAMを備えた表示装置を制御する表
示制御回路に関する。

［発明の技術的背景］ 表示用データをRAM（ランダムアクセスメモリ）に記憶
させ、このRAMから読み出されるデータに基づいて表示
信号を形成し、この表示信号で液晶表示器を駆動する場
合、従来では第１図に示すような表示制御回路で行われ
ている。

第１図において、１は演算処理回路たとえばCPUであ
る。このCPU1はｊ個のコモン信号COM1ないしCOMjおよび
これらｊ個のコモン信号の周期に対応した周期を持つフ
レーム信号FR1、後述する記憶回路を通常のデータ記憶
に用いる際に使用される行アドレス信号X1ないしXjおよ
び列アドレス信号Y1ないしYm、上記記憶回路に記憶させ
るデータD1ないしDi、リードライト制御信号R/W、チッ
プ選択信号CS、クロック信号φを発生する。２は液晶表
示器である。この液晶表示器２には上記CPU1で発生され
るｊ個のコモン信号COM1ないしCOMjおよび後述する表示
インターフェイス回路で発生されるセグメント信号が供
給され、この液晶表示器２はこれらの信号によって表示
駆動される。３はメモリセルを行方向および列方向に配
列してなり、データを記憶する記憶回路である。４はこ
の記憶回路３内のメモリセルを行方向に選択する行デコ
ーダであり、５は上記記憶回路３内のメモリセルを列方
向に選択する列テゴーダである。６は上記列デコーダ５
で選択される記憶回路３内の１語分のメモリセルに対し
てデータの書込みおよび読み出しを行なうデータ制御回
路である。７は上記CPU1からのクロック信号φをカウン
トし、このカウント出力を上記行デコーダ４に一方の行
アドレス信号Z1ないしZjとして供給するｎ進カウンタで
ある。８はアンドゲート，オアゲートおよびインバータ
からなり、上記チップ選択信号CSに応じて、上記CPU1か
らの行アドレス信号X1ないしXjと上記ｎ進カウンタ７か
らの行アドレス信号Z1ないしZjうちのいずれか一方を上
記デコーダ４に選択出力する選択回路てある。９は上記
フレーム信号FR1およびクロック信号φが供給され、こ
れらの信号から上記ｎ進カウンタ７に対するクリア信号
CLおよび表示インターフェイス回路に対するフレーム同
期信号FR2を発生するタイミング信号発生回路である。1
0は上記記憶回路３から読み出される１行分のデータお
よび上記タイミング信号発生回路９からのフレーム同期
信号FR2に基づいて、上記液晶表示器２に供給するため
のセグメント信号を形成する表示インターフェイス回路
である。

上記タイミング信号発生回路９は、二つのクロックドイ
ンバータおよびインバータからなり、上記フレーム信号
FR1を上記クロック信号φに同期させる半ビットシフト
型の同期回路21、同じく二つのクロックドインバータお
よびインバータからなり、上記同期回路21の出力信号ａ
を上記クロック信号φの半ビットだけシフトさせる半ビ
ットシフト型の同期回路22、同じく二つのクロックドイ
ンバータおよびインバータからなり、上記同期回路22の
出力信号ｂを上記クロック信号φの半ビットだけシフト
させる半ビットシフト型の同期回路23、上記同期回路22
の前段のクロックドインバータからの出力信号ｃと上記
同期回路１の出力信号ａとが供給されるアンドゲート24
から構成され、上記同期回路23の出力信号が前記フレー
ム同期信号FR2として前記表示インターフェイス回路10
に、上記アンドゲート24の出力信号がクリア信号CLとし
て上記ｎ進カウンタ７にそれぞれ供給されている。

このような構成において、記憶回路３を通常のデータ記
憶用として用いる場合には、チップ選択信号CSが１レベ
ルにされるとともに、CPU1から行アドレス信号X1ないし
Xj、列アドレス信号Y1ないしYmが出力される。チップ選
択信号CSが１レベルにされることにより、選択回路８は
CPUからの行アドレス信号X1ないしXjを選択する。した
がってこのとき、記憶回路３はCPU1からの行アドレス信
号X1ないしXjおよび列アドレス信号Y1ないしYmに基づい
てアドレス指定され、リードライト制御信号R/Wのレベ
ルに応じてデータ制御回路６を介してCPU1との間でデー
タD1ないしDiの書き込み若しくは読み出しが行なわれ
る。

第２図は液晶表示器２を表示駆動する場合の各信号を示
すタイミングチャートである。このとき、CPU1からは図
示するようなｊ個のコモン信号COM1ないしCOMj、フレー
ム信号FR1およびクロック信号φが順次供給される。タ
イミング信号発生回路９内のアンドゲート24からは、フ
レーム信号FR1の立ち上がり時にクロック信号φに同期
し、クロック信号φの１ビット分のパルス幅を持つクリ
ア信号CLが出力される。そしてこのクリア信号CLが入力
する毎にｎ進カウンタ７がリセットされる。リセット
後、このｎ進カウンタ７はクロック信号φをカウント
し、そのカウント出力Z1ないしZj（第２図ではｊ＝３、
すなわちｎ進カウンタ７が８進カウンタ）は図示のよう
に歩進される。

一方、このとき、CPU1から出力されるチップ選択信号CS
は０レベルにされ、選択回路８はｎ進カウンタ７からの
行アドレス信号Z1ないしZ3を選択する。したがって、ｎ
進カウンタ７からの出力信号に基づく行デコーダ４のデ
コード出力により、記憶回路３の０行目ないし７行目の
メモリセルが順次アドレス指定され、これら各行のデー
タが表示インターフェイス回路10に並列的に順次入力さ
れる。ここで、表示インターフェイス回路10に並列的に
入力されるデータDinは、第２図に示すようにｎ進カウ
ンタ７のカウント値と同じ行のものである。また上記タ
イミング信号発生回路９では、上記フレーム信号FR1か
らコモン信号COM1と同期したフレーム同期信号FR2を発
生する。表示インターフェイス回路10は、このフレーム
同期信号FR2と上記各行のデータDinに基づき、ラッチし
た１行分のデータをクロック信号φの１クロック分だけ
遅延し、また液晶表示器２の表示セグメントに常に交流
電圧が供給されるように電圧レベルが設定されたセグメ
ント信号SEGを発生し、これを液晶表示器２に供給す
る。したがって、このセグメント信号SEGは第２図に示
すように、各コモン信号COM1ないしCOMjと同期したもの
となっている。そして、液晶表示器２では各コモン信号
COM1ないしCOMjとこれに対応したセグメント信号SEGに
より、表示駆動される。

［背景技術の問題点］ ところで、上記従来の回路において液晶表示器２で表示
を行なう場合、行デコーダ４にはｎ進カウンタ７から行
アドレス信号Z1ないしZjが供給されており、このｎ進カ
ウンタ７はタイミング信号発生回路９で発生されるクリ
ア信号CLによってクリアされている。このクリア信号CL
は第２図に示すように、フレーム信号FR1の立上がり時
にのみ発生されているので、表示を行なう際、記憶回路
３で記憶すべきデータの行数に対応したカウント値を得
るようにｎ進カウンタ７のビット数を設定する必要があ
る。たとえば、記憶回路３で記憶すべきデータの行数が
前記のように８行の場合にはｎ進カウンタ７のビット数
を３に設定しなければならない。すなわち、従来ではｎ
進カウンタ７のビット数が固定されてしまう。すると、
上記とは異なる行数データの表示を行う場合には、新た
にｎ進カウンタ７を構成し直さなければならず汎用性に
欠けるという欠点がある。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は種々の行数データの表示を行なうこと
が出来る汎用性の高い表示制御回路を提供することにあ
る。

［発明の概要］ この発明の表示制御回路は、順次活性化される複数のコ
モン信号及びこれら複数のコモン信号の１活性化期間毎
に最初のコモン信号が活性化されるよりも前にレベルが
変化する所定周期のフレーム信号を発生する制御信号発
生手段と、上記コモン信号の数に対応した行数のセグメ
ントデータを記憶する記憶手段と、クロック信号を計数
し、この計数出力に応じて上記記憶手段の行アドレスを
指定する計数手段と、上記計数手段によりアドレス指定
された上記記憶手段の行から読み出されるセグメントデ
ータに基づいてセグメン信号を形成するセグメント信号
形成手段と、上記フレーム信号のレベルが変化する毎に
上記計数手段の計数内容をクリアするためのクリア信号
を発生するクリア信号発生手段と、上記複数のコモン信
号および上記セグメント信号により表示駆動される表示
手段とを具備したことを特徴とする。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第３図は、この発明にかかる表示制御回路の一実施例の
回路図であり、前記タイミング信号発生回路のみを示
す。なお、その他の構成は前記第１図と同様である。

この実施例回路におけるタイミング信号発生回路19は、
前記第１図中のタイミング信号発生回路９と同様に三つ
の同期回路21,22,23と、同期回路22の前段のクロックド
インバータからの出力信号ｃと同期回路21の出力信号ａ
とが供給されるアンドゲート24とを備えているととも
に、さらに上記信号ｃと信号ａとが供給されるノアゲー
ト25およびこのノアゲート25とアンドゲート24の出力信
号が並列的に供給されるオアゲート26とを備えている。
そして、上記同期回路23の出力信号が前記フレーム同期
信号FR2として表示インターフェイス回路10に供給され
るとともに、上記オアゲート26からの出力信号が新たな
クリア信号CLとして前記ｎ進カウンタ７に供給される。

また、ｎ進カウンタ７のビット数は液晶表示器２で表示
すべきデータ行数の最大値に適合するような値に設定さ
れる。

次に上記のような構成の回路の動作を第４図および第５
図のタイミングチャートを用いて説明する。

第４図のタイミングチャートは、液晶表示器２で表示す
べきデータ行数が従来と同様に８行の場合である。第４
図に示すようにコモン信号（COM1のみ図示）の１活性化
期間（図中のＴ）毎にコモン信号COM1〜COMjが順次活性
化され、１つの活性化期間毎に最初のコモン信号COM1が
活性化されるよりも前にフレーム信号FR1のレベルが変
化している。CPU1からこのようなフレーム信号FR1が入
力されると、タイミング信号発生回路19では第４図に示
すように第２図の場合と同様の信号a,cが順次形成され
る。この両信号a,cはそれぞれアンドゲート24およびノ
アゲート25に並列的に供給されているので、アンドゲー
ト24からは上記フレーム信号FR1の立上がり時にクロッ
ク信号φに同期したクリア信号が出力され、ノアゲート
25からはフレーム信号FR1の立下がり時にクロック信号
φに同期したクリア信号が出力される。したがって、オ
アゲート26からは、図示するようにフレーム信号FR1の
立上がり時および立下がり時それぞれに成立するクリア
信号CLが出力される。フレーム信号FR1の周期はコモン
信号COM1ないしCOMj（ただしｊ＝８）の周期に対応して
おり、この１周期の期間ではクロック信号φが８回、CP
U1から出力されるので、ｎ進カウンタ７のカウント出力
Z1ないしZj（ｊ＝３）は前記第２図の場合と同様に０か
ら７までの間を繰返して変化する。これにより、記憶回
路３では０行目から７行目の８行分のデータが順次読み
出され、表示インターフェイス回路10に供給されるの
で、この後、液晶表示器２では記憶回路３から読み出さ
れた８行分のデータに基づいた表示がなされる。

第５図のタイミングチャートは、液晶表示器２で表示す
べきデータ行数が上記の半分の４行の場合である。CPU1
からこの４行に対応した期間を持つフレーム信号FR1が
入力されると、上記と同様にタイミング信号発生回路19
内のオアゲート26からは第５図に示すようなクリア信号
CLが出力される。このとき、フレーム信号FR1の周期は
コモン信号COM1ないしCOMj（ただしｊ＝４）の周期に対
応しており、この１周期の期間ではクロック信号φが４
回、CPU1から出力されるので、ｎ進カウンタ７はクロッ
ク信号φを４回カウントする毎にクリアされる。したが
ってそのカウント出力は、10進数で０から３までの間を
繰返して変化する。これにより、記憶回路３では０行目
から３行目の４行分のデータが順次読み出され、表示イ
ンターフェイス回路10に供給されるので、この後、液晶
表示器２では記憶回路３から読み出された４行分のデー
タに基づいた表示がなされる。なお、第５図において、
Dinは表示インターフェイス回路10に供給される入力デ
ータであり、SEGはこの表示インターフェイス回路10か
ら出力されるセグメント信号である。

このように、上記実施例回路では、フレーム信号FR1の
立上がりおよび立下がり時それぞれにクリア信号CLを発
生させるようにしたので、種々の異なる行数のデータ表
示を行なう場合でも、ｎ進カウンタ７のビット数の設定
を変える必要はない。

すなわち、ｎ進カウンタ７のビット数を固定することが
出来るので、汎用性を極めて高くすることが出来る。

［発明の効果］ 以上説明したようにこの発明によれば、表示の際、記憶
回路の行アドレス指定を行なう計数回路のクリアを、フ
レーム信号の立上がりおよび立下がり時それぞれにクロ
ック信号に同期して発生されるクリア信号によって行な
うようにしたので、種々の行数データの表示を行なうこ
とが出来る汎用性の高い表示制御回路を提供することが
出来る。

【図面の簡単な説明】

第１図は従来回路の回路図、第２図は従来回路の動作を
示すタイミングチャート、第３図はこの発明の一実施例
を示す回路図、第４図および第５図はそれぞれ上記実施
例回路のタイミングチャートである。 １…CPU、２…液晶表示器、３…記憶回路、４…行デコ
ーダ、５…列デコーダ、６…データ制御回路、７…ｎ進
カウンタ、８…選択回路、10…表示インターフェイス回
路、19…タイミング信号発生回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】順次活性化される複数のコモン信号及びこ
   れら複数のコモン信号の１活性化期間毎に最初のコモン
   信号が活性化されるよりも前にレベルが変化する所定周
   期のフレーム信号を発生する制御信号発生手段と、 上記コモン信号の数に対応した行数のセグメントデータ
   を記憶する記憶手段と、 クロック信号を計数し、この計数出力に応じて上記記憶
   手段の行アドレスを指定する計数手段と、 上記計数手段によりアドレス指定された上記記憶手段の
   行から読み出されるセグメントデータに基づいてセグメ
   ント信号を形成するセグメント信号形成手段と、 上記フレーム信号のレベルが変化する毎に上記計数手段
   の計数内容をクリアするためのクリア信号を発生するク
   リア信号発生手段と、 上記複数のコモン信号および上記セグメント信号により
   表示駆動される表示手段 とを具備したことを特徴とする表示制御回路。