JPS6250944A

JPS6250944A - マルチプロセッサシステム

Info

Publication number: JPS6250944A
Application number: JP60189565A
Authority: JP
Inventors: Yoichi Endo; 遠藤　代一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-30
Filing date: 1985-08-30
Publication date: 1987-03-05
Anticipated expiration: 2009-01-26
Also published as: JPH067380B2; US4884195A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、プロセッサおよびメモリを含む独立したモジ
ュールが複数個、共通バスを介して接続されるマルチプ
ロセッサシステムに係り、特にバスコントローラを制御
するマイクロプログラムのローディング方式に関する。

〔発明の背景〕

第１図は、それぞれプロセッサ１２．２２およびメモリ
１５．２５を含むモジュール１０　、２０が複数個。

共通の上位バス１を介して接続されるマルチプロセッサ
システムの構成図である。このような構成の装置は、た
とえばパケット交換機などの分野にみられる。１７．２
７はそれぞれメモリ１５゜２５に格納されプロセッサ１
２　、２２によって使用されるプログラムが貯蔵される
ディスク記憶装置、１６．２６はディスク制御装置、１
４　、２４は上位バス１を介してモジュール間の交信を
行うバスコントローラ、１５　、２５はそれぞれバスコ
ントローラ１４．２４を制御するマイクロプログラムが
格納されているメモリである。１１はプロセッサ１２．
メモリ１５．バスコントローラ１４．ディスク制御装置
１６間を接続するＣＩ”Ｕバス、２１はプロセッサ２２
、メモ＋７２５．バスコントローラ２４．７’イスク制
御装置２６間を接続するＣＰＵバスである。なおディス
ク記憶装置およびディスク制御装置は、少なくとも１つ
のモジュールに存在すればよく。

これが存在しないモジュールがあってもよい。

次に第１図を参照しながら、メモ１Ｊ１５．！５へのプ
ログラムのローディング１（ついて説明すると、プロセ
ッサ１２が起動されたとき、プロセッサ１２はディスク
記憶装置１７に格納されたプロセッサ１２用のプログラ
ムをＣＰＵバス１１およびディスク制御装置１６を経由
して、メモリ１５にローディングする。ここでモジー−
ル２０にディスク記憶装ｆｉｌ　’）７およびディスク
制御装置２６が存在しない場合、このよう圧してプロセ
ッサ１２の立上げが行われた後、プロセッサ１２はＣＰ
Ｕバス１１およびディスク制御装置１６を経由してディ
スク記憶装置１７からプロセッサ２２用のプログラムな
取り出して、一旦メモリ１５に格納した後、ＣＰＵバス
１１．バスコントローラ１４．上位バス１゜バスコント
ローラ２４およびＣＰＵバス２゛１を経由してメモリ２
Ｓに格納した後、プロセッサ２２を起動する。

上記のような動作が行えるための前提条件として、バス
コントローラ１４および２４は、その立上げが済んでい
て、これが正常に稼動できる状態になっていなければな
らない。バスコントローラ１４および２４を制御するマ
イクロプログラムがそれぞれ格納されるメモＩＪ１５，
２５が読み書き可能なメモリ（Ｒ，ＡＭ）であるとすれ
ば、まずこれらＲＡＭへのマイクロプログラム・ローデ
ィングを可能とする機構が必要となるため、従来のバス
コントローラ１４および２４が保有するメモリ１５．２
５は読み出しのみ可能メモリ（ＲＯＭ）とし、電源投入
とともにバスコントローラ１４および２４が立上げでき
るようになっていた。しかしメモリ１５　、２５がＲＯ
Ｍであると、マイクロプログラムの仕様変更や論理不良
が発生したときの手直しのためｌ（ＲＯＭを交換しなけ
ればならず、そのための部品コストと要員の手間は少な
くないものであった。

なお関連する技術としては、たとえば特開昭５８−１１
２１１８号公報、＊開昭５８−５４４２４号公報または
特開昭５８−５０１５号公報に記載された技術などがあ
る。

〔発明の目的〕

本発明の目的は、上記のようなマルチプロ七ッサシステ
ムにおいて、そのバスコントローラを制御するマイクロ
プログラムが格納されるメモリをＲＡＭ化し、いかなる
システム構成においてもこのマイクロプログラムのロー
ディングを可能とすることＫある。

〔発明の概要〕

本発明は、バスコントローラに、自身のモジュール内プ
ロセッサからの起動によって動作を開始し続いて送られ
るマイクロプログラムを当該バスコントローラ内のラン
ダム・アクセス・メモリに直接格納する手段と、モジュ
ール間を接続する共通バスを介して他のモジュールから
送付されろ起動に応答し続いて送られるマイクロプログ
ラムを当該バスコントローラ内の上記ランダム・アクセ
ス・メモリに格納する手段とを設けたマイクロプログラ
ムのａ−ディング方式を特徴とする。

〔発明の実施例〕

以下本発明の一実施例について図面を用いて説明する。

゛第２図は、バスコントローラ１４　、２４の内部構成
を示す構成図である。以下バスコントローラ１４につい
て説明するが、パスコン）ｏ−ラ２４についても２５″
と２１が別の符号をつけであるのを除いて機能は全く同
じである。５はバスコントローラ１４全体を制御するマ
イクロプロセッサであり、図示していないが読み書き可
能な専用のメモリを保有する。１５′はマイクロプログ
ラムを格納するＲＡＭである。２はワイヤードロジック
の回路であり、上位バス１を介して他のモジュールから
送られたデータをマイクロプロセッサ５へ送るかまたは
マイクロプログラムであれば・ＲＡ八へ１５′へ格納す
る部分である。４もワイヤードロジックの回路であり、
ＣＰＵバ４１１を介して当該モジュールのプロセッサ１
２から送られたデータをマイクロプロセッサ５へ送るか
またはマイクロプログラムであればＲＡ　Ｍ１５″へ格
納する部分である。４０はＲＡＭ１ｓ’に対してアドレ
スおよび制御を与える信号線、４５はＲＡ　Ｍ　１５’
からデータを読み出すための信号線、４１はＲＡＭ１ｓ
’に対してデータを書き込むための信号線であるＩ。

５１　、４９はドライバ、５２　、４８はレシーバであ
り、５５　、５４　、５０　、５１は送受信されるデー
タを一時的にラッチするレジスタである。５５は回路２
が上位バス１を介して他のモジュールから受けとったコ
マンドを解釈するデコーダである。

４４はマイクロプロセッサ５がＲＡＭ１５に対してアド
レスを与えるための信号線であり、読み出されたマイク
ロ命令は信号線４５を介してマイクロプロセッサ５に供
給される。５７は回路２を介してマイクロプログラムの
格納アドレスな与えるたぬの信号線、５２は回路４を介
してマイクロプロゲラｌ、の格納アドレスを４身るため
の信号線、５６は信号線５７　、４４または５２のうち
いずれかの信号線を選択するセレクタである。５８は回
路２を介してマイクロプログラムをデータとして与える
ための信号線、４５は回路４を介してマイクロプログラ
ムをデータとし【与えるための信号線、５９は信号ｆｌ
Ｊｓ８または４５のうちのいずれかの信号線を選択する
セレクタである。４７はマイクロブ９セツサ５が回路２
に対してデータおよび制御を与える信号線、４６は回路
２がマイクロプロセッサ５に対しデータお・よび制御を
与える信号線であるＣ、５５は回路４がマイクロプロセ
ッサ５に対してデータおよび制御を与える信号線、５４
はマイクロプロセッサ５が回路４に対してデータおよび
制御を与える信号線である。

以下本実施例の動作について順を追って説明する。まず
プロセッサ１２用の制御プログラムをメモリ１５にロー
ディングする動作について説明する。外部からプロセッ
サ１２に起動がかかると９、プロセッサ１２に内蔵され
ているＲ、０Ｍ化されたローダが動作し、ディスク記憶
装置１７上に格納されている制御プログラムがディスク
制御装置１６およびＣＰＵバス１１を経由し【メモリ１
５に書き込まれる。この書き込みが終了したとき、制御
はメモリ１５上の制御プログラムに渡され、プロセッサ
１２が動作開始する。

次にバスコントローラ１４を制御するマイクロプログラ
ムをＲＡＭ１ｓ’に格納する動作について説明する。プ
ロセッサ１２はメモリ１５上にロード。

された制御ブａグラムの制御の下に動作し、ディスク記
憶装置１７上に格納されているマイクロプログラムが−
Ｈメモリ１５上に書き込まれる。

この書き込みが終了したとき、プロセッサ１２はこのマ
イクロプログラムをメモリ１５から読み出し、ＣＰＵバ
ス１１を経由してバスコントローラ１４に送る。信号線
５２および４０を介してアドレス情報をＲＡＭ１ｓ’に
与え、信号線４５および４１を介してマイクロプログラ
ムをＲＡ　Ｍ２Ｓに格納する。

なお、几Ａ　Ｍ　１５’のアドレス空間がプロセッサ１
２からアクセスする場合とマイクロプロセッサ５からア
クセスする場合とで相違する場合には、回路４において
適当なアドレス変換を行う必要がある（たとえば最も単
純の例としては阜にアドレス情報の下位ビット部分のみ
をとるなど）。

このようにしてＲＡ　Ｍ　１５’に対するマイクロプロ
グラムの書き込みが終了すると、プロセッサ１２は回路
４を経由し、信号線５５を通じてマイクロプロセッサＳ
に起動をかけ、マイクロプロセッサ５が動作可能な状態
尤なる。

次にプロセッサ１２が別のモジュール２０のバスコント
ローラ２４内のメモリ２５にマイクロプログラムを格納
する動作について説明する。まずプロセッサ１２はメモ
リ１５上に、　ａ−ドされている制御プログラムの制御
の下に動作し、ディスク記憶装置１７上に格納されてい
るマイクロプログラムが−Ｈメモリ１５上に書き込まれ
る。書き込みが終了したとき、プロセッサ１２はこのマ
イクロプログラムの先頭に相手のバスコントローラの指
定番号、マイクロプログラム・ローディングを指令する
コマンド等を付加し、バスコントローラ１４に対してこ
のマイクロプログラムの格納エリアのアドレスを伴なっ
て起動命令を送る。

この命令けＣＰＵバス１１０回路４および信号線５５を
経由してマイクロプロセッサ５Ｋｍ＜。マイクロプロセ
ッサ５はメモリ１５上の格納エリアから相手モジュール
のマイクロプログラムを読み出し、回路２のレジスタ５
５を経由して上位バス１上に送出スる。モジュール２０
のバスコントローラ２４内の回路２は自己のバスコント
ａ−ラ指定番号を認識して、このマイクロプログラムを
レジスタ５４に取り込む。付加されているマイクロプロ
グラム・ローディングを指令するコマンドはデコーダ５
５によって解釈され、セレクタ５６および５９の経路が
開き、続いて上位バス１を経由して送られるデータを取
り込む。このデータはマイクロ命令とその格納アドレス
との対になっている。レシーバ５２を介してこのデータ
を受けとった回路２は信号線３７および４０を介してア
ドレス情報をＲＡＭ２５’に与え、信号線５８および４
１を介してマイクロ命令なＲ，ＡＭ２５’に格納する。

このようにしてＲＡＭ２５’に対するマイクロプログラ
ムの書き込みが終了すると、プロセッサ１２はメモリ１
５上にモジュール２０内のバスコントローラ２４を相手
とするスタートコマンドを準備し、バスコントローラ１
４に対してこのスタートコマンドのアドレスを伴なって
起動命令を送る。この命令はＣＰＵバス１１８回路４お
よび信号線５５を経由してマイクロプロセッサ５に届く
。

マイクロプロセッサ３はメモリ１５上の格納エリアから
スタートコマンドを読み出し、回路２のレジスタ５５を
経由して上位バス１上に送出する。

バスコントローラ２４内の回路２は自己のバスコントロ
ーラ指定番号を認識してこのスタートコマンドをレジス
タ５４に取り込む。スタートコマンドはデコーダ５５に
よって解釈され、信号線４６を介してマイクロプロセッ
サ５が起動され、マイクロプロセッサ５が動作可能な状
態になる。

なお同一のＲＡＭ２５″に対して上位バス１経由のマイ
クロプログラム・ローディングを指令するコマンドとＣ
ＰＵバス２１経由のマイクロプログラム・ローディング
Ｏ命令とが同時に発行されたとき、ＣＰＵバス２１経由
の命令が優先されるようＫなっている。

以上のようＫして、バスコントローラ２４が動作可能な
状態になった後、上位バス１経由でプロセッサ２２用の
制御プログラムをメモリ２５にローディングする動作に
ついて説明する。プロセッサ１２はメモリ１３上の制御
プログラムの制御の下に動作し、ディスク記憶装置１７
上に格納されているプロセッサ２２用の制御プログラム
が−１メモリ１５上に書き込まれる。書き込みが終了し
たとき、プロセッサ１２はこの制御プログラムの先頭に
相手のモジュールのパスコン）ａ−９指定番号、プログ
ラム・ローディングを指令するコマンド等を付加し、バ
スコントローラ１４に対してこの制御プログラムの格納
エリアのアドレスを伴なって起動命令を送る。この命令
はＣＰＵパス１１２回路４および信号線５５を経由して
マイクロプロセッサ５に届く。マイクロプロセッサ５は
メモリ１５上の当該格納エリアから制御ブａグラムを読
み出し、回路２のレジスタ５５を経由して上位バス１上
に送出する。バスコントローラ２４内の回路２は自己の
バスコントローラ指定番号を認識して、この制御プログ
ラムをレジスタ５４にをり込む。付加されているコマン
ドはデコーダ５５によって解釈され、信号線４６への経
路が開き、コマンドと制御プログラムはマイクロプロセ
ッサ５に送られる。マイクロプロセッサ５は制御プログ
ラムを一旦自身のメモリに格納した後、ダイレクト・メ
モリ・アクセスの機構により直接メモリ２５上に書き込
む。副脚プログラムがメモリ２５上に書き込まれた後、
プロセッサ１２はモジュール２０を指定してプロセッサ
２５をスタートするコマンドを送るので、これはバスコ
ントローラ１４．上位バス１およびバスコントローラ２
４０回路２を経由してマイクロプロセッサ５によってや
り込まれてマイクロプロセッサ３からプロセッサ２２を
起動する。

以上の構成・動作の説明のまとめとして、本発明によれ
ば、いかな７）システム構成においてもマイクロプログ
ラム・ローディングが可能である点について述べる。

まず第１図に示すように、モジュール１０とモジュール
との構成が同一であり、両モジュールにディスク記憶装
置１７．２７およびディスク制御装置ＩＡ　、　２６が
ｖ絣さハでいる場合について述べる。このようなシステ
ｌあけ通常一方のモジュール１０を現用系とし、使方の
モジュール２０を予備系とする二重化形態のシステムと
して使用される。このようなシステムにおいて、現用糸
のバスコントローラ１４の立上げは、ＣＰＵバス１１お
よび回路ａｆｆ、由で行へ。駅用系が障害を起こすと、
予備系であるモジー−ル２０が現用系に代って動作する
が、モジュール１０が復旧したとき、モジュール２０が
起動し、上位バス１および回路２経由でバスコントロー
ラ１４を立上げろことができる。

またディスク記憶装置１７およびディスク制御装置１６
がただ１つのモジュール１０にのみ接続すれており、モ
ジュール２０など他のモジュールはすべて現用系である
が、ディスク記憶装置２７およびディスク制御装置２６
等が接続されていないとき、モジュール１０のバスコン
トローラ１４はＣＰＵバス１１および回路４経由で立上
げを行うが。

他のモジュールについては、上位バス１および回路２経
由でバスコントローラ２４等を立上げることができる。

以上すべてのシステム構成について、全てのモジュール
内のバスコントローラが同一のもので実現できることは
いうまでもない。

〔発明の効果〕

以上述べたように、本発明によればバスコントｒ：ＩＬ
−ラを制御するマイクロプログラムが格納されるメモリ
をＲＡＭ化するとともに、ＣＰＵバス経由および上位バ
ス経由のいずれからもマイクロプログラムを受けてＲＡ
Ｍに転送するワイヤードロジック回路を付加したので、
いかなるシステム構成においてもマイクロプログラムの
ローディングが可能になるという効果があるｂ

【図面の簡単な説明】

第１図はマルチプロセッサシステムの構成図−ｔｉＸ２
図ハ本発明の一実施例であるバスコントローラの内部構
成図である。１・・・上位バス１０　、２０・・・モジュール１１、２ｌ−０ＣＰ　Ｕバス１２．２２・・・プロセッサ（ＣＰＵ）１５．２３・・
・メモリ１４．２４・・・バスコントローラ１５．２５・・・ＲＡＭ２．４・・・回路

Claims

【特許請求の範囲】

共通バスに対して接続される複数個のモジュールを有し
、各モジュールはプロセッサとメモリと前記共通バスを
経由して前記モジュール間の通信を行うマイクロプログ
ラム制御のバスコントローラとを有しそれぞれ独立して
動作するようなマルチプロセッサシステムにおいて、前
記バスコントローラは自身のモジュール内プロセッサか
らの起動によって動作を開始し続いて送られる前記マイ
クロプログラムを当該バスコントローラ内のランダム・
アクセス・メモリに直接格納する手段と、前記共通バス
を介して他のモジュールから送付される起動に応答し続
いて送られる前記マイクロプログラムを当該バスコント
ローラ内の前記ランダム・アクセス・メモリに直接格納
する手段とを有することを特徴とするマイクロプログラ
ムのローディング方式。