JPH0675767A - プロセッサ - Google Patents
プロセッサInfo
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- JPH0675767A JPH0675767A JP4200808A JP20080892A JPH0675767A JP H0675767 A JPH0675767 A JP H0675767A JP 4200808 A JP4200808 A JP 4200808A JP 20080892 A JP20080892 A JP 20080892A JP H0675767 A JPH0675767 A JP H0675767A
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- JP
- Japan
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- instruction
- flag
- memory
- condition
- xmax
- Prior art date
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Abstract
(57)【要約】
【目的】 第１の条件：Ｘ＞Ｘｍｉｎ及び第２の条件：
Ｘ＜Ｘｍａｘが共に成り立つ場合の選出を、条件の個数
と略同数の命令を実行することにより高速に行なうプロ
セッサを提供する。 【構成】 プロセッサは加減算器１とフラグ発生回路５
とメモリアドレス制御回路３とを備えている。第１及び
第２の条件に対応する２つの比較命令において、加減算
器１はＸ−Ｘｍｉｎ及びＸｍａｘ−Ｘの減算を行ないそ
の演算結果Ｙ、Ｚをそれぞれ出力し、フラグ発生回路５
は演算結果Ｙの最上位ビットＭＳＢ（Ｙ）と演算結果Ｚ
の最上位ビットＭＳＢ（Ｚ）との否定論理和演算を行な
いその演算結果としてのフラグ信号ＦＬＧを出力する。
条件分岐命令において、メモリアドレス制御回路３はフ
ラグ信号ＦＬＧに基づいて次に実行すべき命令を指定す
るメモリ４のアドレスを決定する。
Ｘ＜Ｘｍａｘが共に成り立つ場合の選出を、条件の個数
と略同数の命令を実行することにより高速に行なうプロ
セッサを提供する。 【構成】 プロセッサは加減算器１とフラグ発生回路５
とメモリアドレス制御回路３とを備えている。第１及び
第２の条件に対応する２つの比較命令において、加減算
器１はＸ−Ｘｍｉｎ及びＸｍａｘ−Ｘの減算を行ないそ
の演算結果Ｙ、Ｚをそれぞれ出力し、フラグ発生回路５
は演算結果Ｙの最上位ビットＭＳＢ（Ｙ）と演算結果Ｚ
の最上位ビットＭＳＢ（Ｚ）との否定論理和演算を行な
いその演算結果としてのフラグ信号ＦＬＧを出力する。
条件分岐命令において、メモリアドレス制御回路３はフ
ラグ信号ＦＬＧに基づいて次に実行すべき命令を指定す
るメモリ４のアドレスを決定する。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサに関し、特
に、算術演算部を備えており、加減演算や非線形演算な
どの演算をメモリに書き込まれた命令により行なうプロ
セッサに関するものである。
に、算術演算部を備えており、加減演算や非線形演算な
どの演算をメモリに書き込まれた命令により行なうプロ
セッサに関するものである。
【０００２】
【従来の技術】図４は従来から使用されている水平マイ
クロプログラム型プロセッサの算術演算部を示してお
り、図４において、５１は加減算器であり、５２は演算
の種類を決定して該種類の演算を行なうように加減算器
５１を制御する演算制御回路であり、５３はプログラム
が書き込まれているメモリ５４のアドレスを制御するメ
モリアドレス制御回路である。加減算器５１は、入力さ
れたデータＡ及びデータＢを演算制御回路５２の制御に
従い演算し、演算結果Ｃを出力する。
クロプログラム型プロセッサの算術演算部を示してお
り、図４において、５１は加減算器であり、５２は演算
の種類を決定して該種類の演算を行なうように加減算器
５１を制御する演算制御回路であり、５３はプログラム
が書き込まれているメモリ５４のアドレスを制御するメ
モリアドレス制御回路である。加減算器５１は、入力さ
れたデータＡ及びデータＢを演算制御回路５２の制御に
従い演算し、演算結果Ｃを出力する。
【０００３】一般に、このような算術演算部を備えた水
平マイクロプログラム型のプロセッサにおいて、複数の
条件がすべて成り立つときにのみ一の処理を実行する一
方、複数の条件のうち少なくとも１つが成り立たないと
きに別の処理を実行する場合には、演算結果Ｃに関係す
る条件分岐命令と演算結果Ｃに関係しない無条件分岐命
令とが用意されている。そして、最初の条件の成否を判
断する命令として、まず、データＡの値とデータＢの値
との大きさの比較が行なわれ、次に、その比較結果によ
り最初の条件が成り立つと判断された場合に次の条件の
成否を判断する命令に分岐する条件分岐命令が実行され
る。以下、すべての条件についてその条件の成否の判断
を行うために同様の命令が実行される。
平マイクロプログラム型のプロセッサにおいて、複数の
条件がすべて成り立つときにのみ一の処理を実行する一
方、複数の条件のうち少なくとも１つが成り立たないと
きに別の処理を実行する場合には、演算結果Ｃに関係す
る条件分岐命令と演算結果Ｃに関係しない無条件分岐命
令とが用意されている。そして、最初の条件の成否を判
断する命令として、まず、データＡの値とデータＢの値
との大きさの比較が行なわれ、次に、その比較結果によ
り最初の条件が成り立つと判断された場合に次の条件の
成否を判断する命令に分岐する条件分岐命令が実行され
る。以下、すべての条件についてその条件の成否の判断
を行うために同様の命令が実行される。
【０００４】図５は値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで表
される範囲内にあるか否かを調べる場合の命令の実行の
流れを示しており、図５において、第１の条件であるＸ
＞Ｘｍｉｎの成否を判断する命令として、まず、ステッ
プＳ５１の比較命令（即ち減算命令）では、ＸとＸｍｉ
ｎとの大きさの比較、即ち、Ｘ−Ｘｍｉｎの減算が行な
われその演算結果Ｙが求められ、次に、ステップＳ５２
の条件分岐命令では、ステップＳ５１における比較結果
としての、演算結果Ｙの最上位ビットＭＳＢ（Ｙ）が１
であるかまたは０であるかを判定し、ＭＳＢ（Ｙ）＝１
である場合には第１の条件：Ｘ＞Ｘｍｉｎが成り立たな
いと判断してステップＳ５３の命令に移る一方、ＭＳＢ
（Ｙ）＝０である場合には第１の条件：Ｘ＞Ｘｍｉｎが
成り立つと判断してステップＳ５４の命令に移る。この
条件分岐命令において、メモリアドレス制御回路５３は
次に実行すべき命令を指定するメモリ５４のアドレスが
決定されるようにアドレス制御を行なう。ステップＳ５
３の無条件分岐命令では、次に実行すべき命令としてス
テップＳ５８の命令が指定されることによりステップＳ
５８に移る。第２の条件であるＸ＜Ｘｍａｘの成否を判
断する命令として、ステップＳ５４の比較命令（即ち減
算命令）では、ＸとＸｍａｘとの大きさの比較、即ち、
Ｘｍａｘ−Ｘの減算が行なわれその演算結果Ｚが求めら
れ、次に、ステップＳ５５の条件分岐命令では、ステッ
プＳ５４における比較結果としての、演算結果Ｚの最上
位ビットＭＳＢ（Ｚ）が１であるか０であるかを判定
し、ＭＳＢ（Ｚ）＝１である場合には第２の条件：Ｘ＜
Ｘｍａｘが成り立たないと判断してステップＳ５６の命
令に移る一方、ＭＳＢ（Ｚ）＝０である場合には第２の
条件：Ｘ＜Ｘｍａｘが成り立つと判断してステップＳ５
７の命令に移る。この条件分岐命令において、メモリア
ドレス制御回路５３は次に実行すべき命令を指定するメ
モリ５４のアドレスが決定されるようにアドレス制御を
行なう。ステップＳ５６の無条件分岐命令では、次に実
行すべき命令としてステップＳ５８の命令が指定される
ことによりステップＳ５８に移る。そして、Ｘ−Ｘｍｉ
ｎの演算結果Ｙの最上位ビットＭＳＢ（Ｙ）が０であり
且つＸｍａｘ−Ｘの演算結果Ｚの最上位ビットＭＳＢ
（Ｚ）が０である場合、即ち、第１の条件：Ｘ＞Ｘｍｉ
ｎ及び第２の条件：Ｘ＜Ｘｍａｘが共に成り立つ場合に
はステップＳ５７において値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａ
ｘで表される範囲内にある場合の処理を実行する。一
方、Ｘ−Ｘｍｉｎの演算結果Ｙの最上位ビットＭＳＢ
（Ｙ）が１であるかまたはＸｍａｘ−Ｘの演算結果Ｚの
最上位ビットＭＳＢ（Ｚ）が１である場合、即ち、第１
の条件：Ｘ＞Ｘｍｉｎ及び第２の条件：Ｘ＜Ｘｍａｘの
うち少なくとも１つの条件が成り立たない場合にはステ
ップＳ５８において値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで表
される範囲内にない場合の処理を実行する。
される範囲内にあるか否かを調べる場合の命令の実行の
流れを示しており、図５において、第１の条件であるＸ
＞Ｘｍｉｎの成否を判断する命令として、まず、ステッ
プＳ５１の比較命令（即ち減算命令）では、ＸとＸｍｉ
ｎとの大きさの比較、即ち、Ｘ−Ｘｍｉｎの減算が行な
われその演算結果Ｙが求められ、次に、ステップＳ５２
の条件分岐命令では、ステップＳ５１における比較結果
としての、演算結果Ｙの最上位ビットＭＳＢ（Ｙ）が１
であるかまたは０であるかを判定し、ＭＳＢ（Ｙ）＝１
である場合には第１の条件：Ｘ＞Ｘｍｉｎが成り立たな
いと判断してステップＳ５３の命令に移る一方、ＭＳＢ
（Ｙ）＝０である場合には第１の条件：Ｘ＞Ｘｍｉｎが
成り立つと判断してステップＳ５４の命令に移る。この
条件分岐命令において、メモリアドレス制御回路５３は
次に実行すべき命令を指定するメモリ５４のアドレスが
決定されるようにアドレス制御を行なう。ステップＳ５
３の無条件分岐命令では、次に実行すべき命令としてス
テップＳ５８の命令が指定されることによりステップＳ
５８に移る。第２の条件であるＸ＜Ｘｍａｘの成否を判
断する命令として、ステップＳ５４の比較命令（即ち減
算命令）では、ＸとＸｍａｘとの大きさの比較、即ち、
Ｘｍａｘ−Ｘの減算が行なわれその演算結果Ｚが求めら
れ、次に、ステップＳ５５の条件分岐命令では、ステッ
プＳ５４における比較結果としての、演算結果Ｚの最上
位ビットＭＳＢ（Ｚ）が１であるか０であるかを判定
し、ＭＳＢ（Ｚ）＝１である場合には第２の条件：Ｘ＜
Ｘｍａｘが成り立たないと判断してステップＳ５６の命
令に移る一方、ＭＳＢ（Ｚ）＝０である場合には第２の
条件：Ｘ＜Ｘｍａｘが成り立つと判断してステップＳ５
７の命令に移る。この条件分岐命令において、メモリア
ドレス制御回路５３は次に実行すべき命令を指定するメ
モリ５４のアドレスが決定されるようにアドレス制御を
行なう。ステップＳ５６の無条件分岐命令では、次に実
行すべき命令としてステップＳ５８の命令が指定される
ことによりステップＳ５８に移る。そして、Ｘ−Ｘｍｉ
ｎの演算結果Ｙの最上位ビットＭＳＢ（Ｙ）が０であり
且つＸｍａｘ−Ｘの演算結果Ｚの最上位ビットＭＳＢ
（Ｚ）が０である場合、即ち、第１の条件：Ｘ＞Ｘｍｉ
ｎ及び第２の条件：Ｘ＜Ｘｍａｘが共に成り立つ場合に
はステップＳ５７において値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａ
ｘで表される範囲内にある場合の処理を実行する。一
方、Ｘ−Ｘｍｉｎの演算結果Ｙの最上位ビットＭＳＢ
（Ｙ）が１であるかまたはＸｍａｘ−Ｘの演算結果Ｚの
最上位ビットＭＳＢ（Ｚ）が１である場合、即ち、第１
の条件：Ｘ＞Ｘｍｉｎ及び第２の条件：Ｘ＜Ｘｍａｘの
うち少なくとも１つの条件が成り立たない場合にはステ
ップＳ５８において値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで表
される範囲内にない場合の処理を実行する。
【０００５】このとき、ステップＳ５１及びステップＳ
５４における２つのデータの値同士の大きさの比較は加
減算器５１における減算（データＡの値−データＢの
値）で実現でき、ステップＳ５２及びステップＳ５５の
条件分岐命令においては、それぞれステップＳ５１、ス
テップＳ５４における演算結果Ｃの最上位ビットＭＳＢ
の値に基づいて次に実行すべき命令を指定するメモリ５
４のアドレスがメモリアドレス制御回路５３により決定
される。
５４における２つのデータの値同士の大きさの比較は加
減算器５１における減算（データＡの値−データＢの
値）で実現でき、ステップＳ５２及びステップＳ５５の
条件分岐命令においては、それぞれステップＳ５１、ス
テップＳ５４における演算結果Ｃの最上位ビットＭＳＢ
の値に基づいて次に実行すべき命令を指定するメモリ５
４のアドレスがメモリアドレス制御回路５３により決定
される。
【０００６】このような従来のプロセッサにおいて、値
ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで表わされる範囲内にある
場合を選出する際には、１つの条件につき１つの比較命
令と１つの条件分岐命令と１つの無条件分岐命令との計
３つの命令が実行されるため、全部で３×２＝６つの命
令が実行される。
ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで表わされる範囲内にある
場合を選出する際には、１つの条件につき１つの比較命
令と１つの条件分岐命令と１つの無条件分岐命令との計
３つの命令が実行されるため、全部で３×２＝６つの命
令が実行される。
【０００７】
【発明が解決しようとする課題】ところで、画像処理の
応用例においては、特定の領域内だけに処理を行うこと
が多いため、上記のような複数の条件がすべて成立する
か否かを判断するための命令が用いられる場合が多く、
また、データ量が膨大なため、処理速度の高速性が要求
される。
応用例においては、特定の領域内だけに処理を行うこと
が多いため、上記のような複数の条件がすべて成立する
か否かを判断するための命令が用いられる場合が多く、
また、データ量が膨大なため、処理速度の高速性が要求
される。
【０００８】ところが、上記のような従来のプロセッサ
においては、複数の条件がすべて成り立つ場合を選出す
る際に、各条件ごとに条件分岐命令が実行されるため命
令の個数が条件の個数の３倍となり、処理速度の低下を
招くおそれがあるという問題がある。
においては、複数の条件がすべて成り立つ場合を選出す
る際に、各条件ごとに条件分岐命令が実行されるため命
令の個数が条件の個数の３倍となり、処理速度の低下を
招くおそれがあるという問題がある。
【０００９】本発明は上記に鑑みなされたものであり、
複数の条件がすべて成り立つ場合を選出する際の処理速
度を向上させることができるプロセッサを提供すること
を目的とする。
複数の条件がすべて成り立つ場合を選出する際の処理速
度を向上させることができるプロセッサを提供すること
を目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、加減算器により２つのデータの値同士の
大きさの比較を行ないその比較結果を出力し、複数の比
較結果のすべてに基づいて信号を出力し、該信号に基づ
いて実行すべき命令を指定するメモリのアドレスを決定
することにより、複数の大小関係の条件がすべて成り立
つ場合を選出するものである。
め、本発明は、加減算器により２つのデータの値同士の
大きさの比較を行ないその比較結果を出力し、複数の比
較結果のすべてに基づいて信号を出力し、該信号に基づ
いて実行すべき命令を指定するメモリのアドレスを決定
することにより、複数の大小関係の条件がすべて成り立
つ場合を選出するものである。
【００１１】具体的に本発明が講じた解決手段は、２つ
のデータの値同士の大きさの比較を行ない該比較結果を
出力する加減算器を備えており、メモリに書き込まれた
命令のうち該メモリのアドレスにより指定される命令を
実行するプロセッサを対象とし、上記加減算器が出力し
た複数の比較結果のすべてに基づいてフラグ信号を出力
するフラグ発生手段と、該フラグ発生手段が出力したフ
ラグ信号に基づいて上記メモリのアドレスを決定するメ
モリアドレス決定手段とを備えている構成とするもので
ある。
のデータの値同士の大きさの比較を行ない該比較結果を
出力する加減算器を備えており、メモリに書き込まれた
命令のうち該メモリのアドレスにより指定される命令を
実行するプロセッサを対象とし、上記加減算器が出力し
た複数の比較結果のすべてに基づいてフラグ信号を出力
するフラグ発生手段と、該フラグ発生手段が出力したフ
ラグ信号に基づいて上記メモリのアドレスを決定するメ
モリアドレス決定手段とを備えている構成とするもので
ある。
【００１２】
【作用】上記の構成により、２つのデータの値同士の複
数の大小関係の条件がすべて成り立つ場合には、加減算
器から出力される各比較結果は上記複数の大小関係の条
件のそれぞれが成り立つことを示すため、フラグ発生手
段が出力するフラグ信号は上記複数の大小関係の条件が
すべて成り立つことを示すことになる。従って、メモリ
アドレス決定手段は、上記フラグ信号に基づいて、上記
複数の大小関係の条件がすべて成り立つ場合に実行すべ
き命令を指定するメモリのアドレスを決定することがで
きる。
数の大小関係の条件がすべて成り立つ場合には、加減算
器から出力される各比較結果は上記複数の大小関係の条
件のそれぞれが成り立つことを示すため、フラグ発生手
段が出力するフラグ信号は上記複数の大小関係の条件が
すべて成り立つことを示すことになる。従って、メモリ
アドレス決定手段は、上記フラグ信号に基づいて、上記
複数の大小関係の条件がすべて成り立つ場合に実行すべ
き命令を指定するメモリのアドレスを決定することがで
きる。
【００１３】このとき、加減算器により比較命令の実行
が実現され、フラグ発生手段及びメモリアドレス決定手
段により条件分岐命令の実行が実現されるため、上記複
数の大小関係の条件がすべて成り立つ場合の選出を、上
記大小関係の条件の個数と同数の比較命令と１つの条件
分岐命令とが実行されるだけで行なうことができる。
が実現され、フラグ発生手段及びメモリアドレス決定手
段により条件分岐命令の実行が実現されるため、上記複
数の大小関係の条件がすべて成り立つ場合の選出を、上
記大小関係の条件の個数と同数の比較命令と１つの条件
分岐命令とが実行されるだけで行なうことができる。
【００１４】
【実施例】図１は本発明の一実施例に係るプロセッサと
しての信号処理プロセッサの算術演算部の構成を示して
おり、図１において、１は加減算器であり、２は演算の
種類を決定して該種類の演算を行なうように加減算器１
を制御する演算制御回路であり、３はプログラムが書き
込まれているメモリ４のアドレスを制御するメモリアド
レス決定手段としてのメモリアドレス制御回路である。
５はフラグ発生手段としてのフラグ発生回路であり、６
はフラグ発生回路５を制御するフラグ制御回路であり、
フラグ発生回路５はフラグ信号ＦＬＧを出力する。加減
算器１は、入力されたデータＡ及びデータＢを演算制御
回路２の制御に従い演算し、その演算結果Ｃを出力す
る。
しての信号処理プロセッサの算術演算部の構成を示して
おり、図１において、１は加減算器であり、２は演算の
種類を決定して該種類の演算を行なうように加減算器１
を制御する演算制御回路であり、３はプログラムが書き
込まれているメモリ４のアドレスを制御するメモリアド
レス決定手段としてのメモリアドレス制御回路である。
５はフラグ発生手段としてのフラグ発生回路であり、６
はフラグ発生回路５を制御するフラグ制御回路であり、
フラグ発生回路５はフラグ信号ＦＬＧを出力する。加減
算器１は、入力されたデータＡ及びデータＢを演算制御
回路２の制御に従い演算し、その演算結果Ｃを出力す
る。
【００１５】図２はフラグ発生回路５の一例を示してお
り、図２において、５ａは否定論理和ゲートであり、５
ｂはフリップフロップ回路である。フラグ制御回路６
は、演算制御回路２の制御により、命令が比較命令の場
合にはフリップフロップ回路５ｂにクロック信号ＣＬＫ
を出力し、命令がフラグ信号ＦＬＧを参照する例えば条
件分岐命令の場合にはフリップフロップ回路５ｂにクリ
ア信号ＣＬＲを出力する。これにより、フラグ信号ＦＬ
Ｇの値は、現在実行している比較命令即ち減算命令の演
算結果の最上位ビットＭＳＢと、それ以前に実行された
比較命令即ち減算命令の演算結果の最上位ビットＭＳＢ
との否定論理和演算により与えられる。フラグ発生回路
５のフラグ信号ＦＬＧの値によりメモリアドレス制御回
路３は実行すべき命令を指定するメモリ４のアドレスを
決定する。
り、図２において、５ａは否定論理和ゲートであり、５
ｂはフリップフロップ回路である。フラグ制御回路６
は、演算制御回路２の制御により、命令が比較命令の場
合にはフリップフロップ回路５ｂにクロック信号ＣＬＫ
を出力し、命令がフラグ信号ＦＬＧを参照する例えば条
件分岐命令の場合にはフリップフロップ回路５ｂにクリ
ア信号ＣＬＲを出力する。これにより、フラグ信号ＦＬ
Ｇの値は、現在実行している比較命令即ち減算命令の演
算結果の最上位ビットＭＳＢと、それ以前に実行された
比較命令即ち減算命令の演算結果の最上位ビットＭＳＢ
との否定論理和演算により与えられる。フラグ発生回路
５のフラグ信号ＦＬＧの値によりメモリアドレス制御回
路３は実行すべき命令を指定するメモリ４のアドレスを
決定する。
【００１６】図３は値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで表
される範囲内にあるか否かを調べる場合の命令の実行の
流れを示しており、図３において、第１の条件であるＸ
＞Ｘｍｉｎ及び第２の条件であるＸ＜Ｘｍａｘの成否を
判断する命令として、まず、ステップＳ１の比較命令
（即ち減算命令）では、ＸとＸｍｉｎとの大きさの比
較、即ち、Ｘ−Ｘｍｉｎの減算が行なわれその演算結果
Ｙが求められ、比較結果としての該演算結果Ｙの最上位
ビットＭＳＢ（Ｙ）がフラグ発生回路５に入力され、次
に、ステップＳ２の比較命令（即ち減算命令）では、Ｘ
とＸｍａｘとの大きさの比較、即ち、Ｘｍａｘ−Ｘの減
算が行なわれその演算結果Ｚが求められ、比較結果とし
ての該演算結果Ｚの最上位ビットＭＳＢ（Ｚ）がフラグ
発生回路５に入力され、フラグ発生回路５においてＸ−
Ｘｍｉｎの演算結果Ｙの最上位ビットＭＳＢ（Ｙ）とＸ
ｍａｘ−Ｘの演算結果Ｚの最上位ビットＭＳＢ（Ｚ）と
の否定論理和演算が行なわれ該演算結果としてのフラグ
信号ＦＬＧが出力される。次に、ステップＳ３の条件分
岐命令では、フラグ発生回路５から出力されたフラグ信
号ＦＬＧを参照して該フラグ信号ＦＬＧの値が１である
かまたは０であるかを判定し、フラグ信号ＦＬＧの値が
１である場合には第１の条件：Ｘ＞Ｘｍｉｎ及び第２の
条件：Ｘ＜Ｘｍａｘが共に成り立つと判断してステップ
Ｓ４の命令に移る一方、フラグ信号ＦＬＧの値が０であ
る場合には第１の条件：Ｘ＞Ｘｍｉｎ及び第２の条件：
Ｘ＜Ｘｍａｘのうち少なくとも１つの条件が成り立たな
いと判断してステップＳ５の命令に移る。この条件分岐
命令において、メモリアドレス制御回路３は次に実行す
べき命令を指定するメモリ４のアドレスが決定されるよ
うにアドレス制御を行なう。そして、フラグ信号ＦＬＧ
の値が１である場合、即ち、第１の条件：Ｘ＞Ｘｍｉｎ
及び第２の条件：Ｘ＜Ｘｍａｘが共に成り立つ場合には
ステップＳ４において値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで
表される範囲内にある場合の処理を実行する。一方、フ
ラグ信号ＦＬＧの値が０である場合、即ち、第１の条
件：Ｘ＞Ｘｍｉｎ及び第２の条件：Ｘ＜Ｘｍａｘのうち
少なくとも１つの条件が成り立たない場合にはステップ
Ｓ５において値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで表される
範囲内にない場合の処理を実行する。
される範囲内にあるか否かを調べる場合の命令の実行の
流れを示しており、図３において、第１の条件であるＸ
＞Ｘｍｉｎ及び第２の条件であるＸ＜Ｘｍａｘの成否を
判断する命令として、まず、ステップＳ１の比較命令
（即ち減算命令）では、ＸとＸｍｉｎとの大きさの比
較、即ち、Ｘ−Ｘｍｉｎの減算が行なわれその演算結果
Ｙが求められ、比較結果としての該演算結果Ｙの最上位
ビットＭＳＢ（Ｙ）がフラグ発生回路５に入力され、次
に、ステップＳ２の比較命令（即ち減算命令）では、Ｘ
とＸｍａｘとの大きさの比較、即ち、Ｘｍａｘ−Ｘの減
算が行なわれその演算結果Ｚが求められ、比較結果とし
ての該演算結果Ｚの最上位ビットＭＳＢ（Ｚ）がフラグ
発生回路５に入力され、フラグ発生回路５においてＸ−
Ｘｍｉｎの演算結果Ｙの最上位ビットＭＳＢ（Ｙ）とＸ
ｍａｘ−Ｘの演算結果Ｚの最上位ビットＭＳＢ（Ｚ）と
の否定論理和演算が行なわれ該演算結果としてのフラグ
信号ＦＬＧが出力される。次に、ステップＳ３の条件分
岐命令では、フラグ発生回路５から出力されたフラグ信
号ＦＬＧを参照して該フラグ信号ＦＬＧの値が１である
かまたは０であるかを判定し、フラグ信号ＦＬＧの値が
１である場合には第１の条件：Ｘ＞Ｘｍｉｎ及び第２の
条件：Ｘ＜Ｘｍａｘが共に成り立つと判断してステップ
Ｓ４の命令に移る一方、フラグ信号ＦＬＧの値が０であ
る場合には第１の条件：Ｘ＞Ｘｍｉｎ及び第２の条件：
Ｘ＜Ｘｍａｘのうち少なくとも１つの条件が成り立たな
いと判断してステップＳ５の命令に移る。この条件分岐
命令において、メモリアドレス制御回路３は次に実行す
べき命令を指定するメモリ４のアドレスが決定されるよ
うにアドレス制御を行なう。そして、フラグ信号ＦＬＧ
の値が１である場合、即ち、第１の条件：Ｘ＞Ｘｍｉｎ
及び第２の条件：Ｘ＜Ｘｍａｘが共に成り立つ場合には
ステップＳ４において値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで
表される範囲内にある場合の処理を実行する。一方、フ
ラグ信号ＦＬＧの値が０である場合、即ち、第１の条
件：Ｘ＞Ｘｍｉｎ及び第２の条件：Ｘ＜Ｘｍａｘのうち
少なくとも１つの条件が成り立たない場合にはステップ
Ｓ５において値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで表される
範囲内にない場合の処理を実行する。
【００１７】このとき、ステップＳ１及びステップＳ２
における２つのデータの値同士の大きさの比較は加減算
器１における減算（データＡの値−データＢの値）で実
現できると共にステップＳ２における否定論理和演算は
フラグ発生回路５の否定論理和ゲート５ａで行なわれ、
ステップＳ３の条件分岐命令においては、該否定論理和
ゲート５ａから出力されるフラグ信号ＦＬＧに基づいて
次に実行すべき命令を指定するメモリ４のアドレスがメ
モリアドレス制御回路３により決定される。
における２つのデータの値同士の大きさの比較は加減算
器１における減算（データＡの値−データＢの値）で実
現できると共にステップＳ２における否定論理和演算は
フラグ発生回路５の否定論理和ゲート５ａで行なわれ、
ステップＳ３の条件分岐命令においては、該否定論理和
ゲート５ａから出力されるフラグ信号ＦＬＧに基づいて
次に実行すべき命令を指定するメモリ４のアドレスがメ
モリアドレス制御回路３により決定される。
【００１８】値ＸがＸｍｉｎ＜Ｘ＜Ｘｍａｘで表される
範囲内にある場合を選出する際において、上記実施例に
係るプロセッサの構成からフラグ発生回路５とフラグ制
御回路６とを除いた構成の従来のプロセッサにおいて
は、１つの条件に付き３つの命令が実行されるため全部
で３×２＝６つの命令が実行される必要があるが、上記
実施例に係るプロセッサにおいては、第１の条件：Ｘ＞
Ｘｍｉｎ及び第２の条件：Ｘ＜Ｘｍａｘにそれぞれ応じ
た２つの比較命令と１つの条件分岐命令との計３つの命
令が実行されるだけで良い。さらに、上記範囲が２次元
の領域である場合には、上記従来のプロセッサにおいて
は３×４＝１２個の命令が実行される必要があるが、上
記実施例に係るプロセッサにおいては４＋１＝５つの命
令が実行されるだけで良い。上記実施例に係るプロセッ
サにおいては、条件の数が多くなればなるほど処理時間
の短縮化についてより大きな効果が得られる。
範囲内にある場合を選出する際において、上記実施例に
係るプロセッサの構成からフラグ発生回路５とフラグ制
御回路６とを除いた構成の従来のプロセッサにおいて
は、１つの条件に付き３つの命令が実行されるため全部
で３×２＝６つの命令が実行される必要があるが、上記
実施例に係るプロセッサにおいては、第１の条件：Ｘ＞
Ｘｍｉｎ及び第２の条件：Ｘ＜Ｘｍａｘにそれぞれ応じ
た２つの比較命令と１つの条件分岐命令との計３つの命
令が実行されるだけで良い。さらに、上記範囲が２次元
の領域である場合には、上記従来のプロセッサにおいて
は３×４＝１２個の命令が実行される必要があるが、上
記実施例に係るプロセッサにおいては４＋１＝５つの命
令が実行されるだけで良い。上記実施例に係るプロセッ
サにおいては、条件の数が多くなればなるほど処理時間
の短縮化についてより大きな効果が得られる。
【００１９】
【発明の効果】以上説明したように、本発明に係るプロ
セッサにおいては、２つのデータの値同士の複数の大小
関係の条件がすべて成り立つ場合には、加減算器から出
力される各比較結果は上記複数の大小関係の条件のそれ
ぞれが成り立つことを示すため、複数の比較結果のすべ
てに基づいて出力されるフラグ信号は上記複数の大小関
係の条件がすべて成り立つことを示すことになるので、
該フラグ信号に基づいて、上記複数の大小関係の条件が
すべて成り立つ場合に実行すべき命令を指定するメモリ
のアドレスが決定されることができる。このとき、比較
命令の実行が加減算器により実現され、条件分岐命令の
実行がフラグ発生手段及びメモリアドレス決定手段によ
り実現されるため、上記複数の大小関係の条件がすべて
成り立つ場合の選出を、上記大小関係の条件の個数と同
数の比較命令と１つの条件分岐命令とが実行されるだけ
で行なうことができる。
セッサにおいては、２つのデータの値同士の複数の大小
関係の条件がすべて成り立つ場合には、加減算器から出
力される各比較結果は上記複数の大小関係の条件のそれ
ぞれが成り立つことを示すため、複数の比較結果のすべ
てに基づいて出力されるフラグ信号は上記複数の大小関
係の条件がすべて成り立つことを示すことになるので、
該フラグ信号に基づいて、上記複数の大小関係の条件が
すべて成り立つ場合に実行すべき命令を指定するメモリ
のアドレスが決定されることができる。このとき、比較
命令の実行が加減算器により実現され、条件分岐命令の
実行がフラグ発生手段及びメモリアドレス決定手段によ
り実現されるため、上記複数の大小関係の条件がすべて
成り立つ場合の選出を、上記大小関係の条件の個数と同
数の比較命令と１つの条件分岐命令とが実行されるだけ
で行なうことができる。
【００２０】従って、本発明によると、ハードウェアの
構成規模をあまり増大させることなく、複数の条件がす
べて成り立つ場合を選出する際の処理速度を著しく向上
させることができ、例えば、略同様の構成を備えた従来
のプロセッサに比較して処理時間を２分の１以下に短縮
することができるため、その実用的効果は多大である。
構成規模をあまり増大させることなく、複数の条件がす
べて成り立つ場合を選出する際の処理速度を著しく向上
させることができ、例えば、略同様の構成を備えた従来
のプロセッサに比較して処理時間を２分の１以下に短縮
することができるため、その実用的効果は多大である。
【図１】本発明の一実施例に係るプロセッサを示すブロ
ック図である。
ック図である。
【図２】上記実施例に係るプロセッサのフラグ発生回路
を示すブロック図である。
を示すブロック図である。
【図３】上記実施例に係るプロセッサにおいて値ＸがＸ
ｍｉｎ＜Ｘ＜Ｘｍａｘで表される範囲内にあるか否かを
調べる場合の命令の実行の流れを示すフローチャート図
である。
ｍｉｎ＜Ｘ＜Ｘｍａｘで表される範囲内にあるか否かを
調べる場合の命令の実行の流れを示すフローチャート図
である。
【図４】従来例に係るプロセッサを示すブロック図であ
る。
る。
【図５】上記従来例に係るプロセッサにおいて値ＸがＸ
ｍｉｎ＜Ｘ＜Ｘｍａｘで表される範囲内にあるか否かを
調べる場合の命令の実行の流れを示すフローチャート図
である。
ｍｉｎ＜Ｘ＜Ｘｍａｘで表される範囲内にあるか否かを
調べる場合の命令の実行の流れを示すフローチャート図
である。
１ 加減算器 ２ 演算制御回路 ３ メモリアドレス制御回路 ４ メモリ ５ フラグ発生回路 ６ フラグ制御回路
Claims (1)
- 【請求項１】 ２つのデータの値同士の大きさの比較を
行ない該比較結果を出力する加減算器を備えており、メ
モリに書き込まれた命令のうち該メモリのアドレスによ
り指定される命令を実行するプロセッサであって、 上記加減算器が出力した複数の比較結果のすべてに基づ
いてフラグ信号を出力するフラグ発生手段と、該フラグ
発生手段が出力したフラグ信号に基づいて上記メモリの
アドレスを決定するメモリアドレス決定手段とを備えて
いることを特徴とするプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200808A JPH0675767A (ja) | 1992-07-28 | 1992-07-28 | プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200808A JPH0675767A (ja) | 1992-07-28 | 1992-07-28 | プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675767A true JPH0675767A (ja) | 1994-03-18 |
Family
ID=16430543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200808A Pending JPH0675767A (ja) | 1992-07-28 | 1992-07-28 | プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675767A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146945A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | プログラム分岐制御装置 |
| JPS6388636A (ja) * | 1986-10-01 | 1988-04-19 | Nec Corp | マイクロコンピユ−タ |
| JPH04191925A (ja) * | 1990-11-26 | 1992-07-10 | Fujitsu Ltd | 演算処理装置 |
-
1992
- 1992-07-28 JP JP4200808A patent/JPH0675767A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146945A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | プログラム分岐制御装置 |
| JPS6388636A (ja) * | 1986-10-01 | 1988-04-19 | Nec Corp | マイクロコンピユ−タ |
| JPH04191925A (ja) * | 1990-11-26 | 1992-07-10 | Fujitsu Ltd | 演算処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19951128 |