JPH04307623A - 算術論理演算装置 - Google Patents
算術論理演算装置Info
- Publication number
- JPH04307623A JPH04307623A JP3072008A JP7200891A JPH04307623A JP H04307623 A JPH04307623 A JP H04307623A JP 3072008 A JP3072008 A JP 3072008A JP 7200891 A JP7200891 A JP 7200891A JP H04307623 A JPH04307623 A JP H04307623A
- Authority
- JP
- Japan
- Prior art keywords
- input data
- arithmetic
- output
- data
- selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入力データに対し、加
減演算、非線形演算等の演算を行なう信号処理プロセッ
サの算術論理演算部に関するものである。
減演算、非線形演算等の演算を行なう信号処理プロセッ
サの算術論理演算部に関するものである。
【０００２】
【従来の技術】従来使用されている信号処理プロセッサ
の算術論理演算部は一般に図４に示す装置が用いられて
いる。図４において、４は算術論理演算器（ＡＬＵ）
、５は算術論理演算器（ＡＬＵ） ４の演算の種類を制
御する制御回路である。算術論理演算器（ＡＬＵ） ４
は入力されたデータＡ、データＢ に対し、制御回路５
の制御に従って演算を行ない、演算結果Ｆ を出力する
。詳細は特許出願番号平１−７０８０７に記されている
。
の算術論理演算部は一般に図４に示す装置が用いられて
いる。図４において、４は算術論理演算器（ＡＬＵ）
、５は算術論理演算器（ＡＬＵ） ４の演算の種類を制
御する制御回路である。算術論理演算器（ＡＬＵ） ４
は入力されたデータＡ、データＢ に対し、制御回路５
の制御に従って演算を行ない、演算結果Ｆ を出力する
。詳細は特許出願番号平１−７０８０７に記されている
。
【０００３】ディジタル信号処理の際によく使用される
命令として次に示す５つの特種命令がある。特種命令１
とは、閾値データＡ と閾値データＣ でデータＢ を
いわゆるクリップする命令である。その概念図を図５に
示す。
命令として次に示す５つの特種命令がある。特種命令１
とは、閾値データＡ と閾値データＣ でデータＢ を
いわゆるクリップする命令である。その概念図を図５に
示す。
【０００４】図５に示すように、データＢ が閾値デー
タＡ より大きい場合は定数Ｃｈを、データＢ が閾値
データＡ と閾値データＣ の間の場合はデータＢ を
、データＢ が閾値データＣ より小さい場合は定数Ｃ
ｌを出力する命令である。
タＡ より大きい場合は定数Ｃｈを、データＢ が閾値
データＡ と閾値データＣ の間の場合はデータＢ を
、データＢ が閾値データＣ より小さい場合は定数Ｃ
ｌを出力する命令である。
【０００５】この命令はディジタル信号に対して何らか
の処理を行なう際に、入出力データのダイナミック・レ
ンジより広いダイナミック・レンジを持つ演算系で処理
した時、すべての処理結果を入出力データのダイナミッ
ク・レンジ内に収めるために必ず使用される。
の処理を行なう際に、入出力データのダイナミック・レ
ンジより広いダイナミック・レンジを持つ演算系で処理
した時、すべての処理結果を入出力データのダイナミッ
ク・レンジ内に収めるために必ず使用される。
【０００６】特種命令２とは、入力データＢが正又は０
ならば１を、負ならば−１を出力する命令である。この
命令はデータを２の補数表現から絶対値表現に変換する
際に非常に有効である。
ならば１を、負ならば−１を出力する命令である。この
命令はデータを２の補数表現から絶対値表現に変換する
際に非常に有効である。
【０００７】２の補数表現のデータを処理する場合、切
り捨てや丸めなどの処理を行なった際に数直線上で同方
向に誤差が生じる。従って、処理後の誤差を数直線上で
０に関して対称になるようにしたい場合には、データを
符号と絶対値とに分割し、絶対値に対して処理を行ない
、その後２の補数表現に戻してやらねばならない。
り捨てや丸めなどの処理を行なった際に数直線上で同方
向に誤差が生じる。従って、処理後の誤差を数直線上で
０に関して対称になるようにしたい場合には、データを
符号と絶対値とに分割し、絶対値に対して処理を行ない
、その後２の補数表現に戻してやらねばならない。
【０００８】その際に、この特種命令２の結果を符号と
して保存しておき処理後のデータに乗じてやれば、簡単
な操作で２の補数表現と絶対値表現との変換ができる。 特種命令３とは、入力データＡ と入力データＢ のう
ちいずれか大きい方を出力する命令である。
して保存しておき処理後のデータに乗じてやれば、簡単
な操作で２の補数表現と絶対値表現との変換ができる。 特種命令３とは、入力データＡ と入力データＢ のう
ちいずれか大きい方を出力する命令である。
【０００９】特種命令４とは、入力データＡと入力デー
タＢのうちいずれか小さい方を出力する命令である。特
種命令５とは、入力データＡ と入力データＢ の差の
絶対値を出力する命令である。
タＢのうちいずれか小さい方を出力する命令である。特
種命令５とは、入力データＡ と入力データＢ の差の
絶対値を出力する命令である。
【００１０】一般に、図４に示すような従来の２の補数
演算を行う算術論理演算部を持つ信号処理プロセッサで
、上述した特種命令を実行したい場合、プロセッサに用
意されている演算結果による条件分岐命令、演算結果に
よらない無条件分岐命令を用いて行なう。その手順を次
に示す。
演算を行う算術論理演算部を持つ信号処理プロセッサで
、上述した特種命令を実行したい場合、プロセッサに用
意されている演算結果による条件分岐命令、演算結果に
よらない無条件分岐命令を用いて行なう。その手順を次
に示す。
【００１１】特種命令１
ＳＴＥＰ１： Ａ − Ｂ
ＳＴＥＰ２： 演算結果の最上位ビットが１なら
ばＳＴＥＰ７ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ３：
Ｂ − Ｃ ＳＴＥＰ４： 演算結果の最上位ビットが１なら
ばＳＴＥＰ９ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ５：
Ｂ をレジスタに書き込むＳＴＥＰ６：
ＳＴＥＰ１０へ（無条件分岐命令）ＳＴＥＰ７：
Ａ をレジスタに書き込むＳＴＥＰ８： Ｓ
ＴＥＰ１０へ（無条件分岐命令）ＳＴＥＰ９：
Ｃ をレジスタに書き込むＳＴＥＰ１０： 特種命令２ ＳＴＥＰ１： Ａ − ０ ＳＴＥＰ２： 演算結果の最上位ビットが１なら
ばＳＴＥＰ５ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ３：
１をレジスタに書き込むＳＴＥＰ４：
ＳＴＥＰ６ へ（無条件分岐命令）ＳＴＥＰ５：
−１をレジスタに書き込むＳＴＥＰ６： 特種命令３ ＳＴＥＰ１： Ａ − Ｂ ＳＴＥＰ２： 演算結果の最上位ビットが１なら
ばＳＴＥＰ５ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ３：
Ａ をレジスタに書き込むＳＴＥＰ４：
ＳＴＥＰ６ へ（無条件分岐命令）ＳＴＥＰ５：
Ｂ をレジスタに書き込むＳＴＥＰ６： 特種命令４ ＳＴＥＰ１： Ａ − Ｂ ＳＴＥＰ２： 演算結果の最上位ビットが１なら
ばＳＴＥＰ５ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ３：
Ｂ をレジスタに書き込むＳＴＥＰ４：
ＳＴＥＰ６ へ（無条件分岐命令）ＳＴＥＰ５：
Ａをレジスタに書き込むＳＴＥＰ６： 特種命令５ ＳＴＥＰ１： Ａ − Ｂ ＳＴＥＰ２： 演算結果の最上位ビットが１なら
ばＳＴＥＰ５ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ３：
Ａ − Ｂをレジスタに書き込むＳＴＥＰ４：
ＳＴＥＰ７ へ（無条件分岐命令）ＳＴＥＰ５
： Ｂ − Ａ ＳＴＥＰ６： Ｂ − Ａをレジスタに書き込む
ＳＴＥＰ７： 上記のような処理はよく使用されるものであるが、分岐
命令を使用するので、処理時間がかかるという問題があ
った。例えば画像データのように膨大な量のデータを扱
う場合には、処理時間の短縮は非常に重要な問題である
。
ばＳＴＥＰ７ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ３：
Ｂ − Ｃ ＳＴＥＰ４： 演算結果の最上位ビットが１なら
ばＳＴＥＰ９ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ５：
Ｂ をレジスタに書き込むＳＴＥＰ６：
ＳＴＥＰ１０へ（無条件分岐命令）ＳＴＥＰ７：
Ａ をレジスタに書き込むＳＴＥＰ８： Ｓ
ＴＥＰ１０へ（無条件分岐命令）ＳＴＥＰ９：
Ｃ をレジスタに書き込むＳＴＥＰ１０： 特種命令２ ＳＴＥＰ１： Ａ − ０ ＳＴＥＰ２： 演算結果の最上位ビットが１なら
ばＳＴＥＰ５ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ３：
１をレジスタに書き込むＳＴＥＰ４：
ＳＴＥＰ６ へ（無条件分岐命令）ＳＴＥＰ５：
−１をレジスタに書き込むＳＴＥＰ６： 特種命令３ ＳＴＥＰ１： Ａ − Ｂ ＳＴＥＰ２： 演算結果の最上位ビットが１なら
ばＳＴＥＰ５ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ３：
Ａ をレジスタに書き込むＳＴＥＰ４：
ＳＴＥＰ６ へ（無条件分岐命令）ＳＴＥＰ５：
Ｂ をレジスタに書き込むＳＴＥＰ６： 特種命令４ ＳＴＥＰ１： Ａ − Ｂ ＳＴＥＰ２： 演算結果の最上位ビットが１なら
ばＳＴＥＰ５ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ３：
Ｂ をレジスタに書き込むＳＴＥＰ４：
ＳＴＥＰ６ へ（無条件分岐命令）ＳＴＥＰ５：
Ａをレジスタに書き込むＳＴＥＰ６： 特種命令５ ＳＴＥＰ１： Ａ − Ｂ ＳＴＥＰ２： 演算結果の最上位ビットが１なら
ばＳＴＥＰ５ へ ０ならば次のＳＴＥＰへ（条件分岐命令）ＳＴＥＰ３：
Ａ − Ｂをレジスタに書き込むＳＴＥＰ４：
ＳＴＥＰ７ へ（無条件分岐命令）ＳＴＥＰ５
： Ｂ − Ａ ＳＴＥＰ６： Ｂ − Ａをレジスタに書き込む
ＳＴＥＰ７： 上記のような処理はよく使用されるものであるが、分岐
命令を使用するので、処理時間がかかるという問題があ
った。例えば画像データのように膨大な量のデータを扱
う場合には、処理時間の短縮は非常に重要な問題である
。
【００１２】特許出願番号平１−７０８０７にすでに記
されている演算装置では、特種命令３、４は１サイクル
で実行できる。しかしその他の特種命令１、２、５は上
記のステップだけ必要である。
されている演算装置では、特種命令３、４は１サイクル
で実行できる。しかしその他の特種命令１、２、５は上
記のステップだけ必要である。
【００１３】
【発明が解決しようとする課題】上述したいずれの特種
命令もディジタル信号処理では非常によく使用されるも
のである。
命令もディジタル信号処理では非常によく使用されるも
のである。
【００１４】しかし、上記の例で見たように従来の構成
の算術論理演算装置では、特種命令１に９ＳＴＥＰのプ
ログラム・エリアと６ＳＴＥＰの実行サイクル、特種命
令２に５ＳＴＥＰのプログラム・エリアと４ＳＴＥＰの
実行サイクル、特種命令３に５ＳＴＥＰのプログラム・
エリアと４ＳＴＥＰの実行サイクル、特種命令４に６Ｓ
ＴＥＰのプログラム・エリアと４ＳＴＥＰの実行サイク
ル、特種命令５に５ＳＴＥＰのプログラム・エリアと４
ＳＴＥＰの実行サイクルが必要であるという問題があっ
た。またこのような特種命令を１サイクルで実行できる
演算装置が望まれていた。
の算術論理演算装置では、特種命令１に９ＳＴＥＰのプ
ログラム・エリアと６ＳＴＥＰの実行サイクル、特種命
令２に５ＳＴＥＰのプログラム・エリアと４ＳＴＥＰの
実行サイクル、特種命令３に５ＳＴＥＰのプログラム・
エリアと４ＳＴＥＰの実行サイクル、特種命令４に６Ｓ
ＴＥＰのプログラム・エリアと４ＳＴＥＰの実行サイク
ル、特種命令５に５ＳＴＥＰのプログラム・エリアと４
ＳＴＥＰの実行サイクルが必要であるという問題があっ
た。またこのような特種命令を１サイクルで実行できる
演算装置が望まれていた。
【００１５】特種命令３、４に関しては、特許出願番号
平１−７０８０７にすでに記されている演算装置で解決
された。しかしその他の特種命令１、２、５は未解決で
あり、全ての特種命令を１サイクルで実行できる演算装
置が望まれていた。
平１−７０８０７にすでに記されている演算装置で解決
された。しかしその他の特種命令１、２、５は未解決で
あり、全ての特種命令を１サイクルで実行できる演算装
置が望まれていた。
【００１６】本発明は、上述の課題に鑑み、よく使用さ
れる処理を１サイクルで実行できる多機能な算術論理演
算装置を提供することを目的としている。
れる処理を１サイクルで実行できる多機能な算術論理演
算装置を提供することを目的としている。
【００１７】
本発明は上記目的を達成するために、
（１） 第１の入力データから第２の入力データを減
算する第１の減算器と、第２の入力データから第１の入
力データより小さい第３の入力データを減算する第２の
減算器と、第１の定数と第２の定数と第２の入力データ
の内の１つを選択し出力する選択回路と、前記２つの減
算器の出力結果により前記選択回路の出力を制御する選
択制御回路とを有し、前記選択制御回路により前記第１
の減算器の演算結果の最上位ビットが１の時は第１の定
数を、前記第１の減算器と前記第２の減算器の演算結果
の最上位ビットが共に０の時は第２の入力データを、前
記第２の減算器の演算結果の最上位ビットが１の時は第
２の定数を前記選択回路から出力して制御するよう構成
している。
算する第１の減算器と、第２の入力データから第１の入
力データより小さい第３の入力データを減算する第２の
減算器と、第１の定数と第２の定数と第２の入力データ
の内の１つを選択し出力する選択回路と、前記２つの減
算器の出力結果により前記選択回路の出力を制御する選
択制御回路とを有し、前記選択制御回路により前記第１
の減算器の演算結果の最上位ビットが１の時は第１の定
数を、前記第１の減算器と前記第２の減算器の演算結果
の最上位ビットが共に０の時は第２の入力データを、前
記第２の減算器の演算結果の最上位ビットが１の時は第
２の定数を前記選択回路から出力して制御するよう構成
している。
【００１８】（２） １または−１のいずれかを選択
して出力する選択回路と、入力データにより前記選択回
路の出力を制御する選択制御回路とを有し、前記選択制
御回路により入力データの最上位ビットが１の時は−１
を、入力データの最上位ビットが０の時は１を前記選択
回路から出力して制御するよう構成している。
して出力する選択回路と、入力データにより前記選択回
路の出力を制御する選択制御回路とを有し、前記選択制
御回路により入力データの最上位ビットが１の時は−１
を、入力データの最上位ビットが０の時は１を前記選択
回路から出力して制御するよう構成している。
【００１９】（３） 第１の入力データと第２の入力
データとを算術論理演算する算術論理演算器と、前記算
術論理演算器の演算を制御する演算制御回路と、第３の
入力データと第１の入力データの内のいずれかを選択し
て出力する第１の選択回路と、命令の種類により前記第
１の選択回路を制御する第１の選択制御回路と、第２の
入力データから前記第１の選択回路の出力データを減算
する減算器と、１か−１を選択して出力する第２の選択
回路と、第２の入力データにより前記第２の選択回路を
制御する第２の選択制御回路と、前記算術論理演算器の
出力と前記減算器の出力と第１の入力データと第２の入
力データと第１の定数と第２の定数と前記第２の選択回
路の出力の内の１つを選択し、出力する第３の選択回路
と、命令の種類と前記算術論理演算器と前記減算器の演
算結果により前記第３の選択回路を制御する第３の選択
制御回路とを有し、前記演算制御回路により第１、第２
、第３、第４の特種命令実行時は前記算術論理演算器の
演算を減算に制御し、前記第１の選択制御回路により第
５の特種命令実行時は第１の入力データを、第５の特種
命令以外の命令の実行時は第３の入力データを前記第１
の選択回路から出力するように制御し、前記第２の選択
制御回路により第２の入力データの最上位ビットが０の
時は１を、第２の入力データの最上位ビットが１の時は
−１を前記第２の選択回路から出力するように制御し、
前記第３の選択制御回路により通常の算術論理演算を実
行する時は前記算術論理演算器の出力を、第１の特種命
令実行時は、前記算術論理演算器の演算結果の最上位ビ
ットが１の時は第１の定数を、前記算術論理演算器と前
記減算器の演算結果の最上位ビットが共に０の時は第２
の入力データを、前記減算器の演算結果の最上位ビット
が１の時は第２の定数を、第２の特種命令実行時は、前
記第２の選択回路の出力データを、第３の特種命令実行
時は、前記算術論理演算器の演算結果の最上位ビットが
１の時は第２の入力データを、０の時は第１の入力デー
タを、第４の特種命令実行時は、前記算術論理演算器の
演算結果の最上位ビットが１の時は第１の入力データを
、０の時は第２の入力データを、第５の特種命令実行時
は、前記算術論理演算器の演算結果の最上位ビットが１
の時は前記減算器の演算結果を、０の時は前記算術論理
演算器の演算結果を、前記第３の選択回路から出力して
制御するよう構成している。
データとを算術論理演算する算術論理演算器と、前記算
術論理演算器の演算を制御する演算制御回路と、第３の
入力データと第１の入力データの内のいずれかを選択し
て出力する第１の選択回路と、命令の種類により前記第
１の選択回路を制御する第１の選択制御回路と、第２の
入力データから前記第１の選択回路の出力データを減算
する減算器と、１か−１を選択して出力する第２の選択
回路と、第２の入力データにより前記第２の選択回路を
制御する第２の選択制御回路と、前記算術論理演算器の
出力と前記減算器の出力と第１の入力データと第２の入
力データと第１の定数と第２の定数と前記第２の選択回
路の出力の内の１つを選択し、出力する第３の選択回路
と、命令の種類と前記算術論理演算器と前記減算器の演
算結果により前記第３の選択回路を制御する第３の選択
制御回路とを有し、前記演算制御回路により第１、第２
、第３、第４の特種命令実行時は前記算術論理演算器の
演算を減算に制御し、前記第１の選択制御回路により第
５の特種命令実行時は第１の入力データを、第５の特種
命令以外の命令の実行時は第３の入力データを前記第１
の選択回路から出力するように制御し、前記第２の選択
制御回路により第２の入力データの最上位ビットが０の
時は１を、第２の入力データの最上位ビットが１の時は
−１を前記第２の選択回路から出力するように制御し、
前記第３の選択制御回路により通常の算術論理演算を実
行する時は前記算術論理演算器の出力を、第１の特種命
令実行時は、前記算術論理演算器の演算結果の最上位ビ
ットが１の時は第１の定数を、前記算術論理演算器と前
記減算器の演算結果の最上位ビットが共に０の時は第２
の入力データを、前記減算器の演算結果の最上位ビット
が１の時は第２の定数を、第２の特種命令実行時は、前
記第２の選択回路の出力データを、第３の特種命令実行
時は、前記算術論理演算器の演算結果の最上位ビットが
１の時は第２の入力データを、０の時は第１の入力デー
タを、第４の特種命令実行時は、前記算術論理演算器の
演算結果の最上位ビットが１の時は第１の入力データを
、０の時は第２の入力データを、第５の特種命令実行時
は、前記算術論理演算器の演算結果の最上位ビットが１
の時は前記減算器の演算結果を、０の時は前記算術論理
演算器の演算結果を、前記第３の選択回路から出力して
制御するよう構成している。
【００２０】
【作用】本発明は上述した構成により、２つの閾値でデ
ータをクリップする命令、データが正ならば１、負なら
ば−１を出力する命令、２つのデータのうちの大きい方
、あるいは小さい方を出力する命令、２つのデータの差
の絶対値を求める命令を１サイクルで実行することが可
能になるものである。
ータをクリップする命令、データが正ならば１、負なら
ば−１を出力する命令、２つのデータのうちの大きい方
、あるいは小さい方を出力する命令、２つのデータの差
の絶対値を求める命令を１サイクルで実行することが可
能になるものである。
【００２１】
【実施例】以下、本発明の実施例について図１、図２、
図３を参照しながら説明する。本発明の第１の実施例を
図１に示す。図１において、１．１，１．２は、減算器
、２．１は選択回路、３．１は選択制御回路である。図
１の回路構成及び動作を以下に説明する。
図３を参照しながら説明する。本発明の第１の実施例を
図１に示す。図１において、１．１，１．２は、減算器
、２．１は選択回路、３．１は選択制御回路である。図
１の回路構成及び動作を以下に説明する。
【００２２】減算器１．１は閾値データＡ 、データＢ
を入力とし、Ａ−Ｂ の演算を行ないデータＤ とし
て出力する。減算器１．２はデータＢ と閾値データＡ
より小さい閾値データＣ を入力とし、Ｂ−Ｃ の演
算を行ないデータＥ として出力する。選択回路２．１
は入力データＢ と定数Ｃｈ、Ｃｌを入力とし、選択制
御回路３．１に従ってデータＦ として出力する。選択
制御回路３．１はＤ とＥ の最上位ビットを入力とし
、Ｄ の最上位ビットが１の時は定数Ｃｈを、Ｄ とＥ
の最上位ビットが共に０の時は入力データＢ を、Ｅ
の最上位ビットが１の時は定数Ｃｌを出力するように
選択回路２．１を制御する。
を入力とし、Ａ−Ｂ の演算を行ないデータＤ とし
て出力する。減算器１．２はデータＢ と閾値データＡ
より小さい閾値データＣ を入力とし、Ｂ−Ｃ の演
算を行ないデータＥ として出力する。選択回路２．１
は入力データＢ と定数Ｃｈ、Ｃｌを入力とし、選択制
御回路３．１に従ってデータＦ として出力する。選択
制御回路３．１はＤ とＥ の最上位ビットを入力とし
、Ｄ の最上位ビットが１の時は定数Ｃｈを、Ｄ とＥ
の最上位ビットが共に０の時は入力データＢ を、Ｅ
の最上位ビットが１の時は定数Ｃｌを出力するように
選択回路２．１を制御する。
【００２３】例えば閾値データＡ が１００ 、閾値デ
ータＣ が５０、定数Ｃｈが１２０ 、定数Ｃｌが０の
時、データＢが２００ならば１２０が、８０ならば８０
が、−３０ならば０が出力される。次に、本発明の第２
の実施例を図２に示す。図２の回路構成及び動作を以下
に説明する。
ータＣ が５０、定数Ｃｈが１２０ 、定数Ｃｌが０の
時、データＢが２００ならば１２０が、８０ならば８０
が、−３０ならば０が出力される。次に、本発明の第２
の実施例を図２に示す。図２の回路構成及び動作を以下
に説明する。
【００２４】選択回路２．２は、１と−１を入力とし、
選択制御回路３．２に従ってデータＦ として出力する
。 選択制御回路３．２は、入力データの最上位ビットを入
力とし、入力データの最上位ビットが１ならば−１を、
０ならば１を出力するように選択回路２．２を制御する
。例えば、入力データが２００ ならば１が、−３０な
らば−１が出力される。
選択制御回路３．２に従ってデータＦ として出力する
。 選択制御回路３．２は、入力データの最上位ビットを入
力とし、入力データの最上位ビットが１ならば−１を、
０ならば１を出力するように選択回路２．２を制御する
。例えば、入力データが２００ ならば１が、−３０な
らば−１が出力される。
【００２５】さらに、本発明の第３の実施例を図３に示
す。ここで図１、図２の第１実施例、および第２実施例
と共通の構成要素の番号は同じにしてある。図３におい
て、４は通常の算術論理演算器、５は演算制御回路であ
る。図３の回路構成及び動作を以下に説明する。
す。ここで図１、図２の第１実施例、および第２実施例
と共通の構成要素の番号は同じにしてある。図３におい
て、４は通常の算術論理演算器、５は演算制御回路であ
る。図３の回路構成及び動作を以下に説明する。
【００２６】算術論理演算器４はデータＡ 、Ｂ を入
力とし、演算制御回路５に従って算術論理演算を行ない
データＤ として出力する。減算器１．２はデータＢ
と第１の選択回路２．３の出力を入力とし、データＢか
ら第１の選択回路２．３の出力を減算し、データＥとし
て出力する。 第３の選択回路２．１はデータＡ 、Ｂ 、Ｄ 、Ｅ
、定数Ｃｈ、定数Ｃｌ、第３の選択回路２．２の出力を
入力とし、選択制御回路３．１に従ってデータＦ とし
て出力する。
力とし、演算制御回路５に従って算術論理演算を行ない
データＤ として出力する。減算器１．２はデータＢ
と第１の選択回路２．３の出力を入力とし、データＢか
ら第１の選択回路２．３の出力を減算し、データＥとし
て出力する。 第３の選択回路２．１はデータＡ 、Ｂ 、Ｄ 、Ｅ
、定数Ｃｈ、定数Ｃｌ、第３の選択回路２．２の出力を
入力とし、選択制御回路３．１に従ってデータＦ とし
て出力する。
【００２７】演算制御回路５は、特種命令１、２、３、
４の実行時は算術論理演算器４の演算を減算に制御し、
その他通常の算術論理演算の場合は通常の制御をする。 第１の選択制御回路３．３は、特種命令５の実行時は入
力データＡを、特種命令５以外の命令の実行時は入力デ
ータＣ を出力するように第１の選択回路２．３を制御
する。第２の選択制御回路３．２は、入力データＢ の
最上位ビットが０の時は１を、入力データＢ の最上位
ビットが１の時は−１を出力するように第２の選択回路
２．２を制御する。第３の選択制御回路３．１は、通常
の算術論理演算を実行する時は算術論理演算器４の出力
を出力するように、特種命令１の実行時は、算術論理演
算器４の演算結果の最上位ビットが１の時は定数Ｃｈを
、算術論理演算器４と減算器１．２の演算結果の最上位
ビットが共に０の時は入力データＢ を、減算器１．２
の演算結果の最上位ビットが１の時は定数Ｃｌを出力す
るように、特種命令２の実行時は、選択回路２．２の出
力データを出力するように、特種命令３の実行時は、算
術論理演算器４の演算結果の最上位ビットが１の時は入
力データＢ を、０の時は入力データＡ を出力するよ
うに、特種命令４の実行時は、算術論理演算器４の演算
結果の最上位ビットが１の時は入力データＡ を、０の
時は入力データＢ を出力するように、特種命令５の実
行時は、算術論理演算器４の演算結果の最上位ビットが
１の時は減算器１．２の演算結果を、０の時は算術論理
演算器４の演算結果を、出力するように選択回路２．１
を制御する。
４の実行時は算術論理演算器４の演算を減算に制御し、
その他通常の算術論理演算の場合は通常の制御をする。 第１の選択制御回路３．３は、特種命令５の実行時は入
力データＡを、特種命令５以外の命令の実行時は入力デ
ータＣ を出力するように第１の選択回路２．３を制御
する。第２の選択制御回路３．２は、入力データＢ の
最上位ビットが０の時は１を、入力データＢ の最上位
ビットが１の時は−１を出力するように第２の選択回路
２．２を制御する。第３の選択制御回路３．１は、通常
の算術論理演算を実行する時は算術論理演算器４の出力
を出力するように、特種命令１の実行時は、算術論理演
算器４の演算結果の最上位ビットが１の時は定数Ｃｈを
、算術論理演算器４と減算器１．２の演算結果の最上位
ビットが共に０の時は入力データＢ を、減算器１．２
の演算結果の最上位ビットが１の時は定数Ｃｌを出力す
るように、特種命令２の実行時は、選択回路２．２の出
力データを出力するように、特種命令３の実行時は、算
術論理演算器４の演算結果の最上位ビットが１の時は入
力データＢ を、０の時は入力データＡ を出力するよ
うに、特種命令４の実行時は、算術論理演算器４の演算
結果の最上位ビットが１の時は入力データＡ を、０の
時は入力データＢ を出力するように、特種命令５の実
行時は、算術論理演算器４の演算結果の最上位ビットが
１の時は減算器１．２の演算結果を、０の時は算術論理
演算器４の演算結果を、出力するように選択回路２．１
を制御する。
【００２８】
【発明の効果】以上の実施例から明らかなように、２つ
の閾値でデータをクリップする命令、データが正ならば
１、負ならば−１を出力する命令、２つのデータのうち
の大きい方、あるいは小さい方を出力する命令、２つの
データの差の絶対値を求める命令すべてを１サイクルで
実行することが可能となる。従ってプログラム・メモリ
の使用領域が減り、処理の高速化が実現でき、またデー
タを連続して入力すれば連続して処理できるなど、その
効果は大きい。
の閾値でデータをクリップする命令、データが正ならば
１、負ならば−１を出力する命令、２つのデータのうち
の大きい方、あるいは小さい方を出力する命令、２つの
データの差の絶対値を求める命令すべてを１サイクルで
実行することが可能となる。従ってプログラム・メモリ
の使用領域が減り、処理の高速化が実現でき、またデー
タを連続して入力すれば連続して処理できるなど、その
効果は大きい。
【図１】本発明の第１の実施例の算術論理演算装置の構
成図である。
成図である。
【図２】本発明の第２の実施例の算術論理演算装置の構
成図である。
成図である。
【図３】本発明の第３の実施例の算術論理演算装置の構
成図である。
成図である。
【図４】従来例の算術論理演算部の構成図である。
【図５】特種命令１の概念図である。
１．１ 減算器
１．２ 減算器
２．１ 選択回路
２．２ 選択回路
２．３ 選択回路
３．１ 選択制御回路
３．２ 選択制御回路
３．３ 選択制御回路
４ 算術論理演算器
５ 演算制御回路
Claims (3)
- 【請求項１】 第１の入力データから第２の入力デー
タを減算する第１の減算器と、第２の入力データから第
１の入力データより小さい第３の入力データを減算する
第２の減算器と、第１の定数と第２の定数と第２の入力
データの内の１つを選択し出力する選択回路と、前記２
つの減算器の出力結果により前記選択回路の出力を制御
する選択制御回路とを有し、前記選択制御回路により前
記第１の減算器の演算結果の最上位ビットが１の時は第
１の定数を、前記第１の減算器と前記第２の減算器の演
算結果の最上位ビットが共に０の時は第２の入力データ
を、前記第２の減算器の演算結果の最上位ビットが１の
時は第２の定数を前記選択回路から出力して制御するよ
う構成した算術論理演算装置。 - 【請求項２】 １または−１のいずれかを選択して出
力する選択回路と、入力データにより前記選択回路の出
力を制御する選択制御回路とを有し、前記選択制御回路
により入力データの最上位ビットが１の時は−１を、入
力データの最上位ビットが０の時は１を前記選択回路か
ら出力して制御するよう構成した算術論理演算装置。 - 【請求項３】 第１の入力データと第２の入力データ
とを算術論理演算する算術論理演算器と、前記算術論理
演算器の演算を制御する演算制御回路と、第３の入力デ
ータと第１の入力データの内のいずれかを選択して出力
する第１の選択回路と、命令の種類により前記第１の選
択回路を制御する第１の選択制御回路と、第２の入力デ
ータから前記第１の選択回路の出力データを減算する減
算器と、１か−１を選択して出力する第２の選択回路と
、第２の入力データにより前記第２の選択回路を制御す
る第２の選択制御回路と、前記算術論理演算器の出力と
前記減算器の出力と第１の入力データと第２の入力デー
タと第１の定数と第２の定数と前記第２の選択回路の出
力の内の１つを選択し、出力する第３の選択回路と、命
令の種類と前記算術論理演算器と前記減算器の演算結果
により前記第３の選択回路を制御する第３の選択制御回
路とを有し、前記演算制御回路により第１、第２、第３
、第４の特種命令実行時は前記算術論理演算器の演算を
減算に制御し、前記第１の選択制御回路により第５の特
種命令実行時は第１の入力データを、第５の特種命令以
外の命令の実行時は第３の入力データを前記第１の選択
回路から出力するように制御し、前記第２の選択制御回
路により第２の入力データの最上位ビットが０の時は１
を、第２の入力データの最上位ビットが１の時は−１を
前記第２の選択回路から出力するように制御し、前記第
３の選択制御回路により通常の算術論理演算を実行する
時は前記算術論理演算器の出力を、第１の特種命令実行
時は、前記算術論理演算器の演算結果の最上位ビットが
１の時は第１の定数を、前記算術論理演算器と前記減算
器の演算結果の最上位ビットが共に０の時は第２の入力
データを、前記減算器の演算結果の最上位ビットが１の
時は第２の定数を、第２の特種命令実行時は、前記第２
の選択回路の出力データを、第３の特種命令実行時は、
前記算術論理演算器の演算結果の最上位ビットが１の時
は第２の入力データを、０の時は第１の入力データを、
第４の特種命令実行時は、前記算術論理演算器の演算結
果の最上位ビットが１の時は第１の入力データを、０の
時は第２の入力データを、第５の特種命令実行時は、前
記算術論理演算器の演算結果の最上位ビットが１の時は
前記減算器の演算結果を、０の時は前記算術論理演算器
の演算結果を、前記第３の選択回路から出力して制御す
るよう構成した算術論理演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072008A JPH04307623A (ja) | 1991-04-05 | 1991-04-05 | 算術論理演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3072008A JPH04307623A (ja) | 1991-04-05 | 1991-04-05 | 算術論理演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307623A true JPH04307623A (ja) | 1992-10-29 |
Family
ID=13476959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3072008A Pending JPH04307623A (ja) | 1991-04-05 | 1991-04-05 | 算術論理演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307623A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142735A (ja) * | 1983-12-29 | 1985-07-27 | Matsushita Electric Ind Co Ltd | オ−バ−フロ−検出補正回路 |
| JPS6486238A (en) * | 1987-09-29 | 1989-03-30 | Nec Corp | Subtracter |
| JPH02249025A (ja) * | 1989-03-23 | 1990-10-04 | Matsushita Electric Ind Co Ltd | 信号処理プロセッサ |
-
1991
- 1991-04-05 JP JP3072008A patent/JPH04307623A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142735A (ja) * | 1983-12-29 | 1985-07-27 | Matsushita Electric Ind Co Ltd | オ−バ−フロ−検出補正回路 |
| JPS6486238A (en) * | 1987-09-29 | 1989-03-30 | Nec Corp | Subtracter |
| JPH02249025A (ja) * | 1989-03-23 | 1990-10-04 | Matsushita Electric Ind Co Ltd | 信号処理プロセッサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05241792A (ja) | 浮動小数点加減算方式および装置 | |
| JPH04290122A (ja) | 数値表現変換装置 | |
| EP1137980A1 (en) | Arithmetic operations in a data processing system | |
| JPH0690668B2 (ja) | ファジイ演算装置 | |
| JPH07234778A (ja) | 演算回路 | |
| JPH04307623A (ja) | 算術論理演算装置 | |
| JPH0346024A (ja) | 浮動小数点演算器 | |
| US5432726A (en) | Arithmetic unit for quantization/inverse quantigation | |
| JPS62197868A (ja) | パイプライン構成の直線近似変換回路 | |
| KR0176883B1 (ko) | 복소수 승산기 | |
| RU2225638C2 (ru) | Арифметические операции в системе обработки данных | |
| JPH0335691B2 (ja) | ||
| JP2558721B2 (ja) | 入出力回路 | |
| JP3773033B2 (ja) | データ演算処理装置及びデータ演算処理プログラム | |
| KR940007927B1 (ko) | 디지탈 필터의 곱셈회로 | |
| JP2665067B2 (ja) | 浮動小数点加減算器 | |
| WO2001016712A1 (en) | Digital signal processing apparatus and method for controlling the same | |
| JP3110072B2 (ja) | 事前正規化回路 | |
| JPH04364525A (ja) | 並列演算装置 | |
| JPS6129020B2 (ja) | ||
| JPH03226831A (ja) | ２↑ｎ倍演算回路 | |
| JPS6244657B2 (ja) | ||
| JPS6398071A (ja) | 演算回路 | |
| JPH0467650B2 (ja) | ||
| JPH05250400A (ja) | 差分絶対値演算回路 |