JPH0833811B2 - 信号処理プロセッサ - Google Patents
信号処理プロセッサInfo
- Publication number
- JPH0833811B2 JPH0833811B2 JP1070807A JP7080789A JPH0833811B2 JP H0833811 B2 JPH0833811 B2 JP H0833811B2 JP 1070807 A JP1070807 A JP 1070807A JP 7080789 A JP7080789 A JP 7080789A JP H0833811 B2 JPH0833811 B2 JP H0833811B2
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- JP
- Japan
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- data
- subtractor
- adder
- register
- signal processor
- Prior art date
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- Complex Calculations (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、算術論理演算部を持ち、加減演算、非線形
演算等の演算を行う信号処理プロセッサに関するもので
ある。
演算等の演算を行う信号処理プロセッサに関するもので
ある。
従来の技術 従来使用されている水平マイクロプログラム型信号処
理プロセッサの算術演算部は一般に第２図に示す装置が
用いられている。第２図において、１は加減算器、２は
レジスタ、３は加減算器１の演算の種類を制御する制御
回路ａ、４はレジスタ２の書き込みを制御する制御回路
ｂである。加減算器１に入力したデータＡ、データＢ
は、制御回路a3の制御に従い演算され、演算結果Ｃを出
力する。
理プロセッサの算術演算部は一般に第２図に示す装置が
用いられている。第２図において、１は加減算器、２は
レジスタ、３は加減算器１の演算の種類を制御する制御
回路ａ、４はレジスタ２の書き込みを制御する制御回路
ｂである。加減算器１に入力したデータＡ、データＢ
は、制御回路a3の制御に従い演算され、演算結果Ｃを出
力する。
一般に、このような算術演算部を持つ水平マイクロプ
ログラム型の信号処理プロセッサでは、加減算器１の入
力データA,Bの内、数の大きいデータ、もしくは数の小
さいデータをレジスタ２に書き込みたい場合、演算結果
による条件分岐命令、演算結果に関係しない無条件分岐
命令が用意されており、まずデータＡとデータＢの比較
を行い、その後、条件分岐命令でその演算結果により次
の実行命令を分岐する。以下、データＡとデータＢの
内、大きい方をレジスタ２に書き込む場合の命令を示
す。
ログラム型の信号処理プロセッサでは、加減算器１の入
力データA,Bの内、数の大きいデータ、もしくは数の小
さいデータをレジスタ２に書き込みたい場合、演算結果
による条件分岐命令、演算結果に関係しない無条件分岐
命令が用意されており、まずデータＡとデータＢの比較
を行い、その後、条件分岐命令でその演算結果により次
の実行命令を分岐する。以下、データＡとデータＢの
内、大きい方をレジスタ２に書き込む場合の命令を示
す。
STEP1:データＡとデータＢの比較（データＡ マイナス
データＢ） STEP2:演算結果の最上位ビットが 1ならばSTEP5へ 0ならば次のSTEPへ （条件分岐命令） STEP3:データＡをレジスタに書き込む STEP4:STEP6へ（無条件分岐命令） STEP5:データＢをレジスタに書き込む STEP6: STEP1のデータの比較は減算（データＡ マイナス
データＢ）で実現でき、STEP2の条件分岐命令ではSTEP1
の演算結果の最上位ビットの状態で次の実行命令アドレ
スを分岐する。
データＢ） STEP2:演算結果の最上位ビットが 1ならばSTEP5へ 0ならば次のSTEPへ （条件分岐命令） STEP3:データＡをレジスタに書き込む STEP4:STEP6へ（無条件分岐命令） STEP5:データＢをレジスタに書き込む STEP6: STEP1のデータの比較は減算（データＡ マイナス
データＢ）で実現でき、STEP2の条件分岐命令ではSTEP1
の演算結果の最上位ビットの状態で次の実行命令アドレ
スを分岐する。
画像処理、特に局所画像処理においては、上記命令を
用いる応用例は多く、またデータ処理量が膨大な為、処
理速度の高速性が要求される。
用いる応用例は多く、またデータ処理量が膨大な為、処
理速度の高速性が要求される。
発明が解決しようとする課題 しかし上述のような構成では、２つのデータの内、数
の大きいデータ、もしくは数の小さいデータを取り出す
命令に、5STEPのプログラムエリアを使ってしまう。ま
た実行命令回数は4STEPかかるという問題があった。
の大きいデータ、もしくは数の小さいデータを取り出す
命令に、5STEPのプログラムエリアを使ってしまう。ま
た実行命令回数は4STEPかかるという問題があった。
本発明は上述の課題に鑑み、条件付きデータのレジス
タ間移動を高速で実現できる信号処理プロセッサを提供
することを目的とする。
タ間移動を高速で実現できる信号処理プロセッサを提供
することを目的とする。
課題を解決するための手段 本発明は上述の課題を解決するため、加減算器と前記
加減算器の演算結果を納めるレジスタと前記加減算器の
演算種類を決定する演算制御部を持つ信号処理プロセッ
サの算術演算部において、前記加減算器への２個の入力
の一つか、または前記加減算器の演算結果のいずれかを
選択し、前記レジスタに入力する選択手段と、前記選択
手段を制御する選択回路制御手段とを有し、前記加減算
器への２個の入力の一つは前記加減算器の２個の入力デ
ータの比較結果により制御される事を特徴とする信号処
理プロセッサを構成する。
加減算器の演算結果を納めるレジスタと前記加減算器の
演算種類を決定する演算制御部を持つ信号処理プロセッ
サの算術演算部において、前記加減算器への２個の入力
の一つか、または前記加減算器の演算結果のいずれかを
選択し、前記レジスタに入力する選択手段と、前記選択
手段を制御する選択回路制御手段とを有し、前記加減算
器への２個の入力の一つは前記加減算器の２個の入力デ
ータの比較結果により制御される事を特徴とする信号処
理プロセッサを構成する。
作用 本発明は上述の構成により、加減算命令だけでなく２
つのデータの内、数の大きいデータ、もしくは数の小さ
いデータを取り出す命令に対しても１命令で高速に実行
できる。
つのデータの内、数の大きいデータ、もしくは数の小さ
いデータを取り出す命令に対しても１命令で高速に実行
できる。
実施例 第１図は本発明の実施例における信号処理プロセッサ
の算術演算部の構成図である。ここで、第２図の従来例
と共通の構成要素の番号は同じにしてある。
の算術演算部の構成図である。ここで、第２図の従来例
と共通の構成要素の番号は同じにしてある。
第１図において、１は加減算器、２はレジスタ、３は
加減算器１の演算の種類を制御する制御回路ａ、４はレ
ジスタ２の書き込みを制御する制御回路ｂである。５は
選択回路ａ、６は選択回路ｂ、７は選択回路b6を制御す
る制御回路ｃである。
加減算器１の演算の種類を制御する制御回路ａ、４はレ
ジスタ２の書き込みを制御する制御回路ｂである。５は
選択回路ａ、６は選択回路ｂ、７は選択回路b6を制御す
る制御回路ｃである。
加減算器１に入力したデータＡ、データＢは、制御回
路a3の制御に従い演算され、演算結果Ｃを出力する。選
択回路a5は、演算結果Ｃの最上位ビットにより制御さ
れ、選択回路b6は、制御回路c7により制御される。
路a3の制御に従い演算され、演算結果Ｃを出力する。選
択回路a5は、演算結果Ｃの最上位ビットにより制御さ
れ、選択回路b6は、制御回路c7により制御される。
２つのデータの内、数の大きいデータ、もしくは数の
小さいデータを取り出す命令を実行する場合、表に選択
回路b6が選択回路a5によって選択されたデータを選択す
るように制御され、選択回路a5が演算結果Ｃの最上位ビ
ットがロウでデータＡを、ハイでデータＢが選択するよ
うに構成した時のレジスタ２への入力データを示す。
小さいデータを取り出す命令を実行する場合、表に選択
回路b6が選択回路a5によって選択されたデータを選択す
るように制御され、選択回路a5が演算結果Ｃの最上位ビ
ットがロウでデータＡを、ハイでデータＢが選択するよ
うに構成した時のレジスタ２への入力データを示す。
表より分かる様に、加減算器１が、制御回路a3により
（データＡ）マイナス（データＢ）の演算が行われる時
には、データＡとデータＢの内の数の大きいデータが、
（データＢ）マイナス（データＡ）の演算が行われる時
には、データＡとデータＢの内の数の小さいデータがレ
ジスタ２に入力される。
（データＡ）マイナス（データＢ）の演算が行われる時
には、データＡとデータＢの内の数の大きいデータが、
（データＢ）マイナス（データＡ）の演算が行われる時
には、データＡとデータＢの内の数の小さいデータがレ
ジスタ２に入力される。
また、選択回路b6が演算結果Ｃを選択するように制御
回路c7によって制御されている時は、つまり通常の演算
を実行する場合は、通常の演算結果がレジスタ２に入力
される。
回路c7によって制御されている時は、つまり通常の演算
を実行する場合は、通常の演算結果がレジスタ２に入力
される。
発明の効果 以上の説明から明かなように、本発明を用いれば、ハ
ードウエア規模を余り増やさず、加減算命令だけでな
く、２つのデータの内、数の大きいデータ、もしくは数
の小さいデータを取り出す命令に対しても１命令で実行
でき、従来に比べ上記命令は４分の１の処理時間で高速
に実現される。
ードウエア規模を余り増やさず、加減算命令だけでな
く、２つのデータの内、数の大きいデータ、もしくは数
の小さいデータを取り出す命令に対しても１命令で実行
でき、従来に比べ上記命令は４分の１の処理時間で高速
に実現される。
また、分岐命令のないプロセッサに対しても、簡単な
非線形処理が実現できるようになり、その実用的効果は
大きい。
非線形処理が実現できるようになり、その実用的効果は
大きい。
第１図は本発明の信号処理プロセッサの算術演算部の構
成図、第２図は従来の一般的な水平マイクロプログラム
型信号処理プロセッサの算術演算部の構成図である。 １……加減算器、２……レジスタ、３……制御回路ａ、
４……制御回路ｂ、５……選択回路ａ、６……選択回路
ｂ、７……制御回路ｃ。
成図、第２図は従来の一般的な水平マイクロプログラム
型信号処理プロセッサの算術演算部の構成図である。 １……加減算器、２……レジスタ、３……制御回路ａ、
４……制御回路ｂ、５……選択回路ａ、６……選択回路
ｂ、７……制御回路ｃ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸山 征克 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 青野 邦年 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 中平 博幸 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭63−255733（ＪＰ，Ａ) 特開 昭63−292227（ＪＰ，Ａ) 特開 昭63−118835（ＪＰ，Ａ)
Claims (1)
- 【請求項１】加減算器と前記加減算器の演算結果を納め
るレジスタと前記加減算器の演算種類を決定する演算制
御部を持つ信号処理プロセッサの算術演算部において、 前記加減算器への２個の入力の一つか、または前記加減
算器の演算結果のいずれかを選択し、前記レジスタに入
力する選択手段と、 前記選択手段を制御する選択回路制御手段とを有し、 前記加減算器への２個の入力の一つは前記加減算器の２
個の入力データの比較結果により制御される事を特徴と
する信号処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070807A JPH0833811B2 (ja) | 1989-03-23 | 1989-03-23 | 信号処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070807A JPH0833811B2 (ja) | 1989-03-23 | 1989-03-23 | 信号処理プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02249025A JPH02249025A (ja) | 1990-10-04 |
| JPH0833811B2 true JPH0833811B2 (ja) | 1996-03-29 |
Family
ID=13442204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1070807A Expired - Fee Related JPH0833811B2 (ja) | 1989-03-23 | 1989-03-23 | 信号処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833811B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04307623A (ja) * | 1991-04-05 | 1992-10-29 | Matsushita Electric Ind Co Ltd | 算術論理演算装置 |
| US5440702A (en) * | 1992-10-16 | 1995-08-08 | Delco Electronics Corporation | Data processing system with condition code architecture for executing single instruction range checking and limiting operations |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6311835A (ja) * | 1986-03-10 | 1988-01-19 | Seiko Instr & Electronics Ltd | 生体関連物質の濃度測定方法 |
| JP2615610B2 (ja) * | 1987-04-13 | 1997-06-04 | 日本電気株式会社 | 演算器 |
-
1989
- 1989-03-23 JP JP1070807A patent/JPH0833811B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02249025A (ja) | 1990-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |