JPH0680673B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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JPH0680673B2
JPH0680673B2 JP59103539A JP10353984A JPH0680673B2 JP H0680673 B2 JPH0680673 B2 JP H0680673B2 JP 59103539 A JP59103539 A JP 59103539A JP 10353984 A JP10353984 A JP 10353984A JP H0680673 B2 JPH0680673 B2 JP H0680673B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Crystals, And After-Treatments Of Crystals (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、一般的には半導体デバイス及びその製造方
法に関するもので、正確に云えば、高品質の無欠陥層を
持つシリコンウエーハを使用し、その上に作られた半導
体デバイス及びその製造方法に関するものである。
〔従来の技術〕
多くの半導体デバイスが、高ライフタイムの少数キヤリ
アを持つ半導体物質中に形成されることにより改良され
ている。例えばバイポーラトランジスタの電流利得（ga
in）は、少数キヤリアのライフタイムに比例する。MOS
ダイナミツクRAMのリフレツシヤタイム（refresh tim
e）即ち、ダイナミツクRAMがリフレツシユ無しにメモリ
を保持している時間の長さもまた、直接に少数キヤリア
のライフタイムに関連する。これらはほんの二例である
が、そのようなデバイスについては、それ故に、半導体
ウエーハにおいて少なくとも高ライフタイムの少数キヤ
リアを有することを特徴とする局部的な部分に、デバイ
スを形成することが望ましく、または必要である。
さらに、多くの半導体デバイスが高ライフタイムのデバ
イス能動領域に隣接して低ライフタイムの領域を必要と
し、またはそれにより利益を受けている。例えば、低ラ
イフタイム領域は、注入された少数キヤリアの濃度を抑
圧することによりバイポーラスイツチングトランジスタ
の回復時間（recovery time）を低下させる。ダイナミ
ツクMOS回路では、隣接する低ライフタイム領域は、α
線によって発生される少数キヤリアに起因するソフトエ
ラーに対する感度を低下した回路をつくることになる。
低ライフタイム領域は、またメモリ保持にエラーをおこ
す寄生電流即ち列妨害故障（row disturb failure）を
抑圧する。
低ライフタイムの局部的な領域は、低ライフタイムが、
半導体材料の結晶構造の欠陥からもたらされるものであ
れば、さらに利点がある。デバイス処理の期間中、これ
らの結晶欠陥は、他の欠陥や不純物に対して、ゲツタリ
ング領域として作用し、隣接する高品質材料の高ライフ
タイム特性を維持する働きをする。
それ故、低ライフタイムのバルクの上の高ライフタイム
領域の表面層により、シリコンウエーハを、特徴あるも
のにすることは望ましい。
適当な領域に高ライフタイム領域、低ライフタイム領域
を有するシリコンウエーハを達成するための努力によっ
て技術は発展してきた。例えば、酸素欠陥を完全に除去
した表面層と組合せたウエーハのバルク内に酸素析出
（oxygen precipitates）を形成する内部ゲツタリング
（internal gettering）技術は、この種の技術の１つで
ある。この構造を達成するには、シリコンウエーハは、
中程度から高濃度の格子間酸素（interstitial oxyge
n）を有するように成長される。そしてウエーハは、不
活性または酸化雰囲気中で、充分な時間加熱することに
より表面層は、酸素に関連した欠陥が完全に除去された
無欠陥層となり、格子間酸素はウエーハ表面に拡散し、
そこでウエーハより除去される。無欠陥層形成ステツプ
に続いて、ウエーハは約600-800℃の温度で長い時間加
熱され、酸素はウエーハのバルクに析出される。このプ
ロセスは望ましい構造を作るのに部分的には有効なこと
は明らかであるが、表面層にかなり高濃度の欠陥（rand
om defects）が残る欠点がある。この欠陥もまた、ウエ
ーハに形成されるデバイスの歩留りを低下させる結果に
なる。
〔発明が解決しようとする課題〕
本発明の目的は、シリコンウエーハの表面層を無欠陥
（denuding）とするプロセスを用い、その上に形成され
た半導体デバイス及びその製造方法を提供することであ
る。
〔課題を解決するための手段〕
前述の目的，利点及びその他の本発明の目的と利点は、
還元雰囲気を使用する、無欠陥層形成プロセスにより達
成される。酸素を中程度から高濃度に導入されたシリコ
ンウエーハは、還元雰囲気中で高温に加熱され、格子間
酸素がウエーハの表面層から拡散することを可能にす
る。ウエーハがその温度に保持される特定の温度と、そ
の時間により無欠陥層の厚さが決定される。高温還元雰
囲気処理につづいて、ウエーハは第２の前より低い温度
でアニールされる。第１温度よりの冷却期間中及びウエ
ーハが第２温度に保たれる間に、酸素はウエーハのバル
クの中に核を析出する。酸素析出物の核形成は、通常の
デバイスプロセスの間に遭遇する後のプロセスにおける
熱処理中に大規模な酸素析出用のウエーハのバルクを製
造する。
本発明の構成は以下に示す通りである。即ち、本発明
は、ある濃度の酸素を含有するシリコンウエーハを提供
する工程と、 前記ウエーハを水素から成る還元雰囲気中で所定時間10
00〜1200℃の範囲の第１の高温に加熱し、前記ウエーハ
表面に実質的に酸素のない層をつくり出す工程と、 前記ウエーハを酸素雰囲気中で前記第１の高温以下の第
２の高温で加熱して前記ウエーハの表面上に保護用酸化
膜を形成する工程と、及び、 前記ウエーハの温度を前記第２の高温以下の第３の高温
に低下させて前記ウエーハのバルク内に酸素の析出物を
核形成する工程、とから構成される半導体デバイスの製
造方法としての構成を有する。
〔発明の概要〕
高品質でライフタイムの長い表面層と、ライフタイムが
短く析出した酸素によるゲツタリングの場所が高濃度で
あることによって特徴づけられるバルク領域とを具える
シリコンウエーハを製造する工程が開示されている。比
較的高濃度の格子間酸素を有するウエーハが還元雰囲気
において、表面層から酸素導入欠陥や転位を取り除くの
に十分な高温で十分長い時間熱せられる。その時温度は
ある低温にまで低下し、ウエーハは、ウエーハのバルク
内で酸素の析出が行われるのに十分な時間、この低温で
保持される。
〔実施例〕
半導体産業において使用される大部分のシリコンウエー
ハは、単結晶インゴツトが溶融物より引き上げられるチ
ヨコラルスキー法（CZ法）により成長される。シリコン
溶融物を保持するルツボは、典型的にはシリカによって
できている。ルツボは一部分は溶融シリコンに溶解す
る。このようにしてルツボからの酸素は溶融物に結合さ
れ、さらに成長する単結晶インゴツトに結合する。単結
晶インゴツトはさらにスライスされ、多数のウエーハと
なり、ウエーハは、所望の厚さ及び表面仕上げに至るま
でラツピングされ研磨される。第１図は、点により示さ
れた格子間酸素を均等にドープされたシリコンウエーハ
10の断面を示す。内部ゲツタリング（internal getteri
ng）作用に対し、格子間酸素は、ウエーハにおいて中程
度の濃度から高濃度にあるべきであり、出来れば約1.3
−1.4×1018cm-3（26-28ppm）より高い濃度が望まし
い。そのような濃度では、ウエーハは、酸素により過飽
和となる。そのような濃度の格子間酸素でも、適当な条
件のもとでは、いくらかの過剰の酸素は、低ライフタイ
ム領域は勿論内部ゲツタリング位置（sites）を与えて
析出されることが可能である。
然しながら、大部分の半導体デバイスにとって、デバイ
ス活性（能動）領域は高品質，高ライフタイム半導体材
料の領域に配置されるべきであり、高濃度の酸素析出物
を有する材料領域内に配置されるべきではない。例え
ば、pn接合に交差するか、pn接合に関連した空欠層の中
にある酸素析出物は、接合の漏洩電流を増加する。本発
明によれば、無欠陥層（denuded layer）、即ち、ウエ
ーハのバルクに比して実質上減少した欠陥密度を有する
高品質の半導体材料層は、ウエーハ表面に形成される。
無欠陥表面層の厚さは、少なくとも最小限のデバイス活
性領域を設けるのに十分である。無欠陥層の下のウエー
ハのバルクは、内部ゲツタリング領域（sites）として
作用する酸素析出物とそれに関連した欠陥が高濃度であ
ることを特徴とし、少数キヤリアのライフタイムを減少
させる。
本発明のプロセスは、高濃度の酸素を含むシリコンウエ
ーハより出発する。シリコンウエーハは、還元雰囲気中
で高温度にて加熱され、好ましくは、フイルム（薄膜）
を形成しない還元雰囲気、即ちシリコン表面上にフイル
ムの形成を起さない雰囲気にて加熱するのが望ましい。
この加熱段階中、酸素は、ウエーハ表面に無欠陥形成層
を残してウエーハ表面より拡散する。第２図は、例えば
水素中の高温処理中に、酸素ドープされたウエーハに起
ると考えられる現象を図式的に示す。高温において、水
素は矢印15で示すとおり、ウエーハの中に拡散する。シ
リコン中の水素の飽和濃度は約20ppbにすぎない。水素
は、シリコン中で極めて高い拡散係数を有しているの
で、酸素に比較すれば、水素は、ほとんど瞬時に飽和濃
度までウエーハ全部に拡散する。水素が、ウエーハに拡
散するのと同時に、酸素は、矢印17で示すとおり、ウエ
ーハより外方に拡散する。酸素の外方拡散は、拡散条件
により制御され、その結果の無欠陥層の厚さは、(Dt)
1/2に比例する。ただし、Ｄは高温における酸素の拡散
係数、ｔは高温段階に保たれた時間である。
還元雰囲気中での高温無欠陥層形成処理の合成された効
果は第３図に示される。ウエーハ10は、実質的に欠陥が
無い表面層21を具えることを特徴とする。ウエーハ10の
バルク23、即ち無欠陥形成層21の直下のウエーハ10の領
域（23）は、本質的にウエーハの初期の高い酸素濃度領
域であることに特徴がある。無欠陥形成領域の酸素濃度
は、酸素析出閾値より低い値まで低下されている。本発
明者は、いかなる既成の理論（proposed theory）にも
束縛されることを希望しないのみならず、特許請求の範
囲は、かような理論に限定されないが、他方、還元雰囲
気中での無欠陥形成層の卓越性は、酸素の拡散係数の水
素による変更（加速）を生ずるか、または、酸素は、外
方拡散するから、ウエーハ表面において水素と結合して
水を形成する事実より生ずるものと考える。本発明のプ
ロセスは、フイルムを形成しない雰囲気中で高温度に加
熱することにより増大される。先行技術によるプロセス
では、ウエーハ表面に被膜（フイルム）が形成され酸素
の外方拡散の障害となっていた。
表面無欠陥層形成処理の後で、ウエーハの温度は低下さ
れ、格子間酸素の析出を起して内部ゲツタリング構造の
形成を開始する。ウエーハのバルク中の高い酸素濃度
は、シリコン内の酸素の固溶度を越えるので、核形成処
理により、いくらかの過剰な酸素を析出させる。
第４図は、本発明による無欠陥表面層形成及び内部酸素
の析出を実行するための好ましい加熱サイクルを示す。
加熱処理中に析出するに十分高い酸素濃度を有するウエ
ーハは時間t0において炉の雰囲気中に置かれる。時間t0
ではウエーハの温度は、例えば、室温のような低温であ
る。ウエーハ温度はt0よりt1の間約1000-1200℃、好ま
しくは約1100℃の無欠陥層形成温度に上昇される。ウエ
ーハは還元雰囲気中にて無欠陥層形成温度に保持され、
時間t1〜t2の間、約１〜４時間保持されるのが望まし
い。既に述べたとおり、無欠陥層形成のための温度と、
ウエーハがこの温度に保持される時間は、拡散の原理及
び無欠陥形成層の深さにより決定される。例えば1150℃
にて１時間保持した場合、約18μｍの厚さの表面層の酸
素濃度は、酸素析出閾値濃度以下に低下される。
第５図は、ウエーハ中の深さの関数として酸素濃度を示
す。初期酸素濃度が約1.65×1018cm-3のシリコンウエー
ハを1150℃にて１時間酸素含有雰囲気中（カーブ70）で
また本発明による還元雰囲気（水素）（カーブ72）中で
無欠陥層形成を行なった。還元雰囲気中での無欠陥形成
層の深さの増大は明らかである。
再び第４図に関して説明すれば、所望の長さの無欠陥層
形成のアニールをした後、温度は、時間t2〜t3の間に約
1000℃の第２温度に低下される。この温度において、ウ
エーハは、時間t3〜t4の間酸化され、雰囲気に応じて約
10〜100分間酸化するのが望ましく、ウエーハ表面に保
護酸化物を形成する。この酸化段階（ステツプ）は随意
であるが、高品質の無欠陥形成層の保護維持に役立つ保
護層を作る。ウエーハ温度は、時間t4〜t5間に核形成温
度まで約600〜800℃の範囲にて匂配をもって低下され、
約750℃までの温度が望ましい。匂配を持って温度を下
げる間に、酸素過飽和のウエーハのバルクから酸素の微
少析出物の核形成が始まる。ウエーハは時間t6まで核形
成温度に保持され、約1-4時間保持されるのが望まし
く、かなりの数の微少析出物の形成を起す。更に、ウエ
ーハ上に半導体デバイスを連続して製造するプロセス段
階でも、これらの位置における析出及びゲツタリング作
用は継続する。析出物は、そのまわりに結晶転位をおこ
し、その後不純物は析出物転位複合体（PDC）を作るよ
うにその場所に引き付けられる。その後のプロセスの期
間中に、PDCはデコレーシヨンエツチング（decoration
etch）の後、光学的に観察できるサイズまで成長可能で
ある。析出サイクルの終了時点で、ウエーハは、時間t7
において室温まで温度を下げる。大抵の応用に対してそ
の結果でき上ったウエーハは、初期の酸素濃度及び正確
な熱サイクルに依存して、約５〜20μｍの厚さの無欠陥
形成層及び約109〜1010cm-3の高濃度の析出物を有する
バルクを具えている。
本発明の他の実施例では、無欠陥層形成は１段階で行な
われ、欠陥の核形成も別の段階として行なわれる。この
実施例（図示せず）では、ウエーハは無欠陥層形成温度
まで加熱され、その温度において還元雰囲気にてアニー
ルされ、次いで同じ雰囲気中で冷却されるのが好まし
い。他の段階では，ウエーハは、核形成温度まで加熱さ
れ、微少析出物の核形成をおこさせるが、保護酸化層を
具えるか，具えていないか何れでもよい。
無欠陥層形成中のアニーリングは、本発明によれば還元
雰囲気で実行され、なるべくフイルムを形成しない還元
雰囲気で行なわれるのがよい。雰囲気は、例えば、純水
素であるか、又はヘリウムや、アルゴンなどの不活性ガ
スを混合した水素でもよい。純水素は、安全に取扱うの
に問題があるが、非常に純度の高い不活性ガスを使用す
る必要はなくなる。窒素を混合した水素のように、他の
雰囲気もまた使用される。窒素を含む雰囲気は、窒化物
の被膜をシリコン表面に作る傾向と、ウエーハ表面に穴
（ピツト）をあける傾向のため、純水素より有効でな
い。
第６図は、本発明にもとづき、上述の如く作成された基
板上に製造された半導体デバイスの一実施例を示す。こ
の実施例の図示のデバイスは、ダイナミツクMOS RAMの
１ビツトを示す。この１ビツトは、情報のストア用コン
デンサ25及び電荷形式の情報をそのコンデンサに蓄積す
るように開閉するMOSトランジスタ27を具える。このデ
バイスは、実質的に欠陥がなく酸素析出バルクを被って
いる無欠陥形成表面層32を具える。無欠陥形成層32は、
ウエーハ30の無欠陥形成領域と接合36をつくるトランジ
スタのソース及びドレイン領域34を設けるに十分の厚さ
である。無欠陥形成層32は、また、コンデンサ25に関連
したいかなる“チヤージパケツト（charge packet）”
はもちろんのこと、これ以外にこれらの接合に関連した
任意の空乏層領域を設けるのに充分な厚さである。
コンデンサ25は、導電性電極38,コンデンサ誘電体40,そ
の下の無欠陥形成（シリコン）層32により形成され、後
者の無欠陥形成層32はコンデンサの第２プレイトであ
る。導電性電極38への接続は、相互接続電極42により完
成される。コンデンサ誘電体40は、例えば、二酸化シリ
コン，窒化シリコン及びその類似物の薄い層でよい。
トランジスタ27は、ゲート電極46により覆われるゲート
絶縁層44を含む。コンデンサ誘電体40と同様にゲート絶
縁層44は、二酸化シリコン，窒化シリコン及び類似物の
薄い層でよい。ゲート電極46は、金属，多結晶シリコ
ン，シリサイド，ポリサイド（polycide）及び類似物で
よい。ゲート電極46は、半導体回路の他の部分と相互接
続電極48によって接続される。トランジスタのドレイン
は、誘電性電極50によって接続され、次いで回路相互接
続電極52に接続される。厚いフイールド酸化膜（field
oxide）54は、回路の他の部分をおおい安定化させる。
メモリデバイスとしての動作において、第６図に示すデ
バイスは、以下のように使用される。情報は、記憶用コ
ンデンサ25に書き込まれるか又はこれから読み出され
る。読み出し又は書き込みの動作は、相互接続部48、従
ってゲート電極46に読み出し又は書き込みパルスを印加
することによりトランジスタ27をターンオンすることで
達成される。トランジタス27をこのようにターンオンさ
せることにより、情報は、相互接続電極52よりトランジ
スタ27を介してコンデンサ25に伝えられるか、またはコ
ンデンサ25からトランジスタ27を介して相互接続電極52
に伝えられる。トランジスタ27は、このように、記憶用
コンデンサ25より出入する情報の通過を許容するスイツ
チとして作用する。
情報は、チヤージパケツト（cgarge packet）の有り又
は無しとしてコンデンサ25にダイナミツク（動的）に記
憶される。動的な記憶は、無欠陥形成層32の高ライフタ
イムを必要とするので、記憶された情報は、連続的な書
き込み又はリフレツシユサイクルの間の時間の長さだけ
保持される。ライフタイムが十分長くないと、少数キヤ
リアの再結合により、記憶された情報は、失なわれるで
あろう。
低ライフタイム，高い再結合バルク33は、また記憶され
た情報を維持するのに重要である。例えば、α粒子は、
半導体メモリの“ソフト”エラーに応答する。α粒子の
作用は、ウエーハのバルク中に電子−正孔対を発生させ
ることである。若し、α粒子により発生したキヤリア
が、十分なライフタイムを持ち、電荷蓄積領域まで移動
出来るとすれば、これらのキヤリアは、蓄積された電荷
を消滅させ、保持される情報を混乱させることになる。
同様に隣接した列のメモリのアドレスは、基板に寄生電
流（parastic currents）を発生させるが、若し寄生電
流に対して、基板を通る十分に高いライフタイムのパス
があるとすれば、蓄積された電荷が消滅することになり
うる。高品質の無欠陥形成層の下にある低ライフタイ
ム，高再結合バルク33の存在は、基板に発生される不所
望のすべての寄生電流を効果的に減衰させる。
〔発明の効果〕
第６図に図示されたようなデバイス類は、現在まで上述
の如く準備された基板上につくられ、また先行技術の無
欠陥形成処理技術にもとづき作成された基板上にもつく
られ、また無欠陥形成層プロセス無しのウエーハのバル
ク上にもつくられた。本発明にもとづき製作されたデバ
イスは、歩留りが高く、長いリフレツシユタイム（refr
esh time）を有することが見出されたが、その両方の特
性、は無欠陥形成層に低い欠陥密度を示している。
それは、例えば第６図に図示されたようなデバイスの製
造において観察され、本発明により形成された高品質の
無欠陥形成領域の存在は、その帯域の表面上に高品質の
シリコン酸化物を成長させるのにも非常に有利なことが
認められた。本発明により準備された無欠陥形成層表面
上成長した酸化物は、本発明によらない表面上又は酸素
雰囲気中で無欠陥層を形成した表面上に成長され同様に
形成した酸化物よりも、高品質で欠陥が少ないことを証
明している。
それ故に、前に述べた目的や利点に十分適合するプロセ
ス，構造，デバイスが、本発明によって提供されること
が明らかとなる。本発明は、その特定の実施例を参照し
て説明されたが、本発明は、図示説明した実施例に限定
することを意図していない。説明された実施例と異なる
変形や変更は、前述の詳細説明を検討すれば当業技術者
に明らかになるであろう。他のデバイス形式，無欠陥形
成層の厚さ及び類似物も、かような変形，変更を説明し
ている。従って、かようなすべての変形，変更は、添付
の特許請求の範囲内に含まれる発明の広い範囲内にある
ことを意図している。
【図面の簡単な説明】
第１図及び第２図は、本発明による無欠陥層形成プロセ
スのステツプ（段階）を示す。 第３図は、本発明により製造したシリコンウエーハの断
面を示す。 第４図は、本発明によるプロセスを使用した好ましい温
度サイクルを示す。 第５図は、本発明の１実施例による無欠陥層と先行技術
により無欠陥とした層との間の比較結果を示す。 第６図は、無欠陥シリコンウエーハ上に形成した半導体
層の断面図を示す。 10……ウエーハ 15……矢印（水素の拡散方向） 17……矢印（酸素の外方拡散方向） 21……表面層 23……ウエーハのバルク 25……コンデンサ 27……トランジスタ 30……ウエーハ 32……無欠陥形成層 33……低ライフタイム，高い再結合バルク 34……ソース／ドレイン領域 36……接合 38,50……導電性電極 40……コンデンサ誘導体 42,48,52……相互接続電極 44……ゲート絶縁層 46……ゲート電極 54……フイールド酸素膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ある濃度の酸素を含有するシリコンウエー
    ハを提供する工程； 前記ウエーハを水素からなる還元性雰囲気中で所定時間
    1000-1200℃の範囲の第１の高温に加熱し、前記ウエー
    ハの表面に実質的に酸素の無い層を作り出す工程； 前記ウエーハを酸素雰囲気中で前記第１の高温以下の第
    ２の高温で加熱して前記ウエーハの表面上に保護用酸化
    膜を形成する工程；ならびに 前記ウエーハの温度を前記第２の高温以下の第３の高温
    に低下して前記ウエーハのバルク内に酸素の析出物を核
    形成する工程； から構成される半導体デバイスの製造方法。
JP59103539A 1983-06-03 1984-05-22 半導体デバイスの製造方法 Expired - Lifetime JPH0680673B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US500735 1983-06-03
US06/500,735 US4548654A (en) 1983-06-03 1983-06-03 Surface denuding of silicon wafer

Publications (2)

Publication Number Publication Date
JPS603130A JPS603130A (ja) 1985-01-09
JPH0680673B2 true JPH0680673B2 (ja) 1994-10-12

Family

ID=23990700

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