JPH0571175B2 - - Google Patents
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- Publication number
- JPH0571175B2 JPH0571175B2 JP62167277A JP16727787A JPH0571175B2 JP H0571175 B2 JPH0571175 B2 JP H0571175B2 JP 62167277 A JP62167277 A JP 62167277A JP 16727787 A JP16727787 A JP 16727787A JP H0571175 B2 JPH0571175 B2 JP H0571175B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- photoresist
- amorphous silicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶デイスプレイのスイツチング素子
等に用いる薄膜トランジスタの製造方法に関す
る。
等に用いる薄膜トランジスタの製造方法に関す
る。
液晶デイスプレイやリニヤイメージセンサのス
イツチング素子として非晶質シリコン膜を用いた
薄膜トランジスタが用いられている。このトラン
ジスタは、いわゆるMIS構造（金属／絶縁膜／半
導体）をしており、通常のMOS型トランジスタ
と同様自己整合的に形成されることが望ましい。
その理由は寄生容量を小さくできることと、フオ
トリソグラフイにおける目合せが容易になること
である。これを達成するための薄膜トランジスタ
の製造方法として以下に述べる方法が知られてい
る。
イツチング素子として非晶質シリコン膜を用いた
薄膜トランジスタが用いられている。このトラン
ジスタは、いわゆるMIS構造（金属／絶縁膜／半
導体）をしており、通常のMOS型トランジスタ
と同様自己整合的に形成されることが望ましい。
その理由は寄生容量を小さくできることと、フオ
トリソグラフイにおける目合せが容易になること
である。これを達成するための薄膜トランジスタ
の製造方法として以下に述べる方法が知られてい
る。
第２図は従来方法を示している。以下、図にし
たがつて、その工程を説明する。
たがつて、その工程を説明する。
第２図ａにおいて、最初にガラス基板１２上に
Crからなるゲート電極１３を形成し、この上に
グロー放電法によりシランガス、アンモニアガス
の混合ガスを分解してSiNx膜１４を形成し、次
にアンモニアガスを止めてシランガスを分解し、
ノンドープ非晶質シリコン膜１５を形成する。こ
の後SiNx膜１４、ノンドープ非晶質シリコン膜
１５を島状にパターンニングし、この上にポジ型
フオトレジスト１６をスピンコートし、ガラス基
板１２の背面側から紫外光１７を照射し、ゲート
電極１３をマスクとしてポジ型フオトレジスト１
６を感光させる。これを現像すれば第２図ｂのよ
うにゲート電極１３の直上に位置する部分のフオ
トレジスト１６のみが残る。次に第２図ｃに示す
ように、この上からシランガス、フオスフインガ
スを混合したガスをグロー放電で分解してリンを
高濃度含むn+型非晶質シリコン膜１８、NiCr層
１９を積層する。最後に、第２図ｄのようにリフ
トオフ法によるフオトレジスト１６を除去してこ
の上のn+型非晶質シリコン膜１８及びNiCr層１
９をとり除き、自己整合的にソース・ドレイン電
極を形成する。
Crからなるゲート電極１３を形成し、この上に
グロー放電法によりシランガス、アンモニアガス
の混合ガスを分解してSiNx膜１４を形成し、次
にアンモニアガスを止めてシランガスを分解し、
ノンドープ非晶質シリコン膜１５を形成する。こ
の後SiNx膜１４、ノンドープ非晶質シリコン膜
１５を島状にパターンニングし、この上にポジ型
フオトレジスト１６をスピンコートし、ガラス基
板１２の背面側から紫外光１７を照射し、ゲート
電極１３をマスクとしてポジ型フオトレジスト１
６を感光させる。これを現像すれば第２図ｂのよ
うにゲート電極１３の直上に位置する部分のフオ
トレジスト１６のみが残る。次に第２図ｃに示す
ように、この上からシランガス、フオスフインガ
スを混合したガスをグロー放電で分解してリンを
高濃度含むn+型非晶質シリコン膜１８、NiCr層
１９を積層する。最後に、第２図ｄのようにリフ
トオフ法によるフオトレジスト１６を除去してこ
の上のn+型非晶質シリコン膜１８及びNiCr層１
９をとり除き、自己整合的にソース・ドレイン電
極を形成する。
以上述べた製造方法により自己整合型の薄膜ト
ランジスタが得られるが、この従来技術にはいく
つかの欠点がある。まず第１に、この方法では非
晶質シリコン膜１５の上にn+型非晶質シリコン
膜１８を形成するとき、非晶質シリコン膜１５が
フオトリソグラフイのプロセスを通るため表面が
汚れたり、酸化膜ができ易くなり、n+型非晶質
シリコン膜１８との界面にうすい高抵抗膜ができ
る可能性がある。第２にやはりn+型非晶質シリ
コン膜形成時にフオトレジスト１６が直接グロー
放電のプラズマにさらされるため、ここから炭素
や他の不純物が出て非晶質シリコン膜１５との界
面や、n+型非晶質シリコン膜１８自体が汚染さ
れることがある。第３に最後のリフトオフ工程を
完全に行うことが難しいことである。リフトオフ
はフオトレジスト１６がはがれる際にn+型非晶
質シリコン膜１８とNiCr層１９をエツジの部分
で切りとつて取去ることで行われるが、剥離する
部分のフオトレジストはn+型非晶質シリコン膜
１８、NiCr層１９の膜でおおわれているため、
場合によつては剥離がうまく行かなかつたり、
n+型非晶質シリコン膜１８、NiCr層１９の膜を
切ることができなかつたり、あるいはフオトレジ
スト１６のみが抜けてしまい、n+型非晶質シリ
コン膜１８、NiCr層１９の膜がブリツジ状に残
つたりすることがある。また、n+型非晶質シリ
コン膜１８、NiCr層１９の膜の切れ口はあまり
きれいではない。このように、リフトオフのよう
な物理的なプロセスは歩留りが高くなく、数万〜
数十万個のトランジスタを集積するような半導体
集積回路には不適当である。
ランジスタが得られるが、この従来技術にはいく
つかの欠点がある。まず第１に、この方法では非
晶質シリコン膜１５の上にn+型非晶質シリコン
膜１８を形成するとき、非晶質シリコン膜１５が
フオトリソグラフイのプロセスを通るため表面が
汚れたり、酸化膜ができ易くなり、n+型非晶質
シリコン膜１８との界面にうすい高抵抗膜ができ
る可能性がある。第２にやはりn+型非晶質シリ
コン膜形成時にフオトレジスト１６が直接グロー
放電のプラズマにさらされるため、ここから炭素
や他の不純物が出て非晶質シリコン膜１５との界
面や、n+型非晶質シリコン膜１８自体が汚染さ
れることがある。第３に最後のリフトオフ工程を
完全に行うことが難しいことである。リフトオフ
はフオトレジスト１６がはがれる際にn+型非晶
質シリコン膜１８とNiCr層１９をエツジの部分
で切りとつて取去ることで行われるが、剥離する
部分のフオトレジストはn+型非晶質シリコン膜
１８、NiCr層１９の膜でおおわれているため、
場合によつては剥離がうまく行かなかつたり、
n+型非晶質シリコン膜１８、NiCr層１９の膜を
切ることができなかつたり、あるいはフオトレジ
スト１６のみが抜けてしまい、n+型非晶質シリ
コン膜１８、NiCr層１９の膜がブリツジ状に残
つたりすることがある。また、n+型非晶質シリ
コン膜１８、NiCr層１９の膜の切れ口はあまり
きれいではない。このように、リフトオフのよう
な物理的なプロセスは歩留りが高くなく、数万〜
数十万個のトランジスタを集積するような半導体
集積回路には不適当である。
本発明の目的は上記従来方法の欠点を除去せし
め、ソース・ドレイン抵抗の増大がなく、高い歩
留まりで製造できる薄膜トランジスタの製造方法
を提供することにある。
め、ソース・ドレイン抵抗の増大がなく、高い歩
留まりで製造できる薄膜トランジスタの製造方法
を提供することにある。
本発明は透明絶縁体基板上にゲート電極を形成
する工程と、この上にゲート絶縁膜、ノンドープ
非晶質シリコン膜、ｎ型不純物を高濃度ドーピン
グしたn+型非晶質シリコン膜を連続形成する工
程と、これらを島状にパターンニングする工程
と、この上にネガ型のフオトレジストを塗布し、
該透明絶縁体基板の素子の形成されていない面の
方から紫外光を照射し、該ゲート電極をマスクと
して他の部分の該ネガ型フオトレジストを感光さ
せ、これを現像する工程と、このパターンニング
されたポジ型フオトレジストをマスクとして該ゲ
ート電極の上に位置する部分のn+型非晶質シリ
コン膜をエツチングする工程と、該ポジ型フオト
レジストを除去した後この上に絶縁膜を形成する
工程と、この上にポジ型フオトレジストを塗布
し、前記方向より紫外光を照射し、該ゲート電極
をマスクとして他の部分の該ポジ型フオトレジス
トを感光させ、これを現像する工程と、このパタ
ーンニングされたポジ型フオトレジストをマスク
として該ゲート電極の上部に位置する部分以外の
該絶縁膜を除去する工程と、この上に金属膜を形
成する工程と、これをアニールし該n+型非晶質
シリコン膜と該金属膜との界面にシリサイド層を
形成する工程と、該ゲート電極上部周辺の該金属
膜を除去する工程とを含むことを特徴とする薄膜
トランジスタの製造方法である。
する工程と、この上にゲート絶縁膜、ノンドープ
非晶質シリコン膜、ｎ型不純物を高濃度ドーピン
グしたn+型非晶質シリコン膜を連続形成する工
程と、これらを島状にパターンニングする工程
と、この上にネガ型のフオトレジストを塗布し、
該透明絶縁体基板の素子の形成されていない面の
方から紫外光を照射し、該ゲート電極をマスクと
して他の部分の該ネガ型フオトレジストを感光さ
せ、これを現像する工程と、このパターンニング
されたポジ型フオトレジストをマスクとして該ゲ
ート電極の上に位置する部分のn+型非晶質シリ
コン膜をエツチングする工程と、該ポジ型フオト
レジストを除去した後この上に絶縁膜を形成する
工程と、この上にポジ型フオトレジストを塗布
し、前記方向より紫外光を照射し、該ゲート電極
をマスクとして他の部分の該ポジ型フオトレジス
トを感光させ、これを現像する工程と、このパタ
ーンニングされたポジ型フオトレジストをマスク
として該ゲート電極の上部に位置する部分以外の
該絶縁膜を除去する工程と、この上に金属膜を形
成する工程と、これをアニールし該n+型非晶質
シリコン膜と該金属膜との界面にシリサイド層を
形成する工程と、該ゲート電極上部周辺の該金属
膜を除去する工程とを含むことを特徴とする薄膜
トランジスタの製造方法である。
以下、本発明の薄膜トランジスタの製造方法に
ついて実施例を説明する。第１図ａ〜ｆは実施例
を工程順に示している。
ついて実施例を説明する。第１図ａ〜ｆは実施例
を工程順に示している。
最初に第１図ａに示すようにガラス基板１上に
Cr（クロム）を1000Å蒸着し、パターンニングし
てゲート電極２を形成する。この上にグロー放電
法によりシランガス、アンモニアガス及びチツ素
の混合ガスを分解して3000Åの厚さのチツ化シリ
コン膜３、続いてガスをシランガスのみにして
400Åの厚さの非晶質シリコン膜４、さらにガス
をシランガスとフオスフインガスの混合ガスにし
て高濃度リンを含む100Åの厚さのn+型非晶質シ
リコン膜５を連続的に形成する。この積層膜のう
ち少なくとも非晶質シリコン膜４とn+型非晶質
シリコン膜５を島状にパターンニングする。場合
によつてはチツ化シリコン膜３も同時にパターン
ニングしうる。また、この島状のパターンニング
工程は後で述べるように、他のプロセスの後でも
行うことができる。次にこの上にネガ型のフオト
レジスト６を塗布し、ガラス基板１側から紫外光
７を照射しネガ型フオトレジスト６を感光させ
る。このとき非晶質シリコン膜４はある程度紫外
光を通し、ゲート電極２のクロムは光を通さない
ため、現像を行うと第１図ｂに示すようにn+型
非晶質シリコン膜５上にネガ型のフオトレジスト
６が残る。第１図ｃにおいて、次にこの残つたネ
ガ型フオトレジスト６をマスクとして該n+型非
晶質シリコン膜をエツチングする。その後このネ
ガ型フオトレジストを除去し、この上に、グロー
放電法で二酸化シリコン膜８を形成し、さらにこ
の上にポジ型のフオトレジスト９を塗布する。こ
の後、図に示すようにガラス基板１側から紫外光
７を照射しポジ型フオトレジスト９を感光させ
る。先と同じ理由により今度は第１図ｄに示すよ
うにゲート電極２の上だけにレジスト９が残る。
次にこのポジ型のフオトレジスト９をマスクとし
て二酸化シリコン膜８をエツチングし、ポジ型の
フオトレジスト９を除去した後第１図ｅに示すよ
うにクロムを2000Å蒸着する。次にこれをアニー
ルして第１図ｆのようにn+型非晶質シリコン膜
５とクロムの間に薄いクロムシリサイド層１１を
形成する。アニール温度は150〜250℃、時間は30
〜60分程度である。なおこのとき二酸化シリコン
膜８の上には低抵抗のシリサイド層は形成されな
い。最後にソース・ドレイン電極１０を、クロム
をパターンニングすることにより形成して薄膜ト
ランジスタが完成する。この製造方法によれば
n+型非晶質シリコン膜はすべて低抵抗のシリサ
イド層でおおわれており、自己整合的にソース・
ドレイン領域が形成される。
Cr（クロム）を1000Å蒸着し、パターンニングし
てゲート電極２を形成する。この上にグロー放電
法によりシランガス、アンモニアガス及びチツ素
の混合ガスを分解して3000Åの厚さのチツ化シリ
コン膜３、続いてガスをシランガスのみにして
400Åの厚さの非晶質シリコン膜４、さらにガス
をシランガスとフオスフインガスの混合ガスにし
て高濃度リンを含む100Åの厚さのn+型非晶質シ
リコン膜５を連続的に形成する。この積層膜のう
ち少なくとも非晶質シリコン膜４とn+型非晶質
シリコン膜５を島状にパターンニングする。場合
によつてはチツ化シリコン膜３も同時にパターン
ニングしうる。また、この島状のパターンニング
工程は後で述べるように、他のプロセスの後でも
行うことができる。次にこの上にネガ型のフオト
レジスト６を塗布し、ガラス基板１側から紫外光
７を照射しネガ型フオトレジスト６を感光させ
る。このとき非晶質シリコン膜４はある程度紫外
光を通し、ゲート電極２のクロムは光を通さない
ため、現像を行うと第１図ｂに示すようにn+型
非晶質シリコン膜５上にネガ型のフオトレジスト
６が残る。第１図ｃにおいて、次にこの残つたネ
ガ型フオトレジスト６をマスクとして該n+型非
晶質シリコン膜をエツチングする。その後このネ
ガ型フオトレジストを除去し、この上に、グロー
放電法で二酸化シリコン膜８を形成し、さらにこ
の上にポジ型のフオトレジスト９を塗布する。こ
の後、図に示すようにガラス基板１側から紫外光
７を照射しポジ型フオトレジスト９を感光させ
る。先と同じ理由により今度は第１図ｄに示すよ
うにゲート電極２の上だけにレジスト９が残る。
次にこのポジ型のフオトレジスト９をマスクとし
て二酸化シリコン膜８をエツチングし、ポジ型の
フオトレジスト９を除去した後第１図ｅに示すよ
うにクロムを2000Å蒸着する。次にこれをアニー
ルして第１図ｆのようにn+型非晶質シリコン膜
５とクロムの間に薄いクロムシリサイド層１１を
形成する。アニール温度は150〜250℃、時間は30
〜60分程度である。なおこのとき二酸化シリコン
膜８の上には低抵抗のシリサイド層は形成されな
い。最後にソース・ドレイン電極１０を、クロム
をパターンニングすることにより形成して薄膜ト
ランジスタが完成する。この製造方法によれば
n+型非晶質シリコン膜はすべて低抵抗のシリサ
イド層でおおわれており、自己整合的にソース・
ドレイン領域が形成される。
この製造方法の利点は第１に非晶質シリコン膜
４とn+型非晶質シリコン膜５が連続形成される
ため、従来方法のようにこの間に高抵抗層ができ
ることがないこと、第２にフオトレジストがグロ
ー放電のプラズマにさらされることがないためこ
れによる素子や真空装置内の汚染がないこと、第
３にリフトオフ法を用いないため、リフトオフ法
で見られる膜のエツジのギザギザや取り残しなど
歩留りを低下させる要因が全くないことである。
これらの理由により、本発明の製造方法で得られ
た薄膜トランジスタは充分に低いソース・ドレイ
ン抵抗を有し、しかも自己整合的にソース・ドレ
イン電極が配置されているために寄生容量が非常
に小さい。
４とn+型非晶質シリコン膜５が連続形成される
ため、従来方法のようにこの間に高抵抗層ができ
ることがないこと、第２にフオトレジストがグロ
ー放電のプラズマにさらされることがないためこ
れによる素子や真空装置内の汚染がないこと、第
３にリフトオフ法を用いないため、リフトオフ法
で見られる膜のエツジのギザギザや取り残しなど
歩留りを低下させる要因が全くないことである。
これらの理由により、本発明の製造方法で得られ
た薄膜トランジスタは充分に低いソース・ドレイ
ン抵抗を有し、しかも自己整合的にソース・ドレ
イン電極が配置されているために寄生容量が非常
に小さい。
なお、実施例において、シリサイドを作るため
の他の金属として、タンタル、チタン、ニツケ
ル、コバルト等がある。またチツ化シリコン膜３
の代わりに二酸化シリコン膜、逆に二酸化シリコ
ン膜８の代わりにチツ化シリコン膜等を使うこと
ができる。
の他の金属として、タンタル、チタン、ニツケ
ル、コバルト等がある。またチツ化シリコン膜３
の代わりに二酸化シリコン膜、逆に二酸化シリコ
ン膜８の代わりにチツ化シリコン膜等を使うこと
ができる。
本発明によれば従来法のようなリフトオフ工程
での歩留り低下がなく、自己整合型の薄膜トラン
ジスタを非常に歩留りよく製造でき、良品率を大
幅に向上できる。また装置汚染の心配もなく、さ
らにソース・ドレイン領域の寄生抵抗を数分の１
以下に抑えることができる。
での歩留り低下がなく、自己整合型の薄膜トラン
ジスタを非常に歩留りよく製造でき、良品率を大
幅に向上できる。また装置汚染の心配もなく、さ
らにソース・ドレイン領域の寄生抵抗を数分の１
以下に抑えることができる。
第１図ａ〜ｆは本発明の薄膜トランジスタの製
造方法を工程順に示す素子の断面図、第２図ａ〜
ｄは従来法による薄膜トランジスタの製造方法を
工程順に示す素子の断面図である。 １……ガラス基板、２……ゲート電極、３……
チツ化シリコン膜、４……非晶質シリコン膜、５
……n+型非晶質シリコン膜、６……ネガ型フオ
トレジスト、７……紫外光、８……二酸化シリコ
ン膜、９……ポジ型フオトレジスト、１０……ソ
ース・ドレイン電極、１１……クロムシリサイド
層。
造方法を工程順に示す素子の断面図、第２図ａ〜
ｄは従来法による薄膜トランジスタの製造方法を
工程順に示す素子の断面図である。 １……ガラス基板、２……ゲート電極、３……
チツ化シリコン膜、４……非晶質シリコン膜、５
……n+型非晶質シリコン膜、６……ネガ型フオ
トレジスト、７……紫外光、８……二酸化シリコ
ン膜、９……ポジ型フオトレジスト、１０……ソ
ース・ドレイン電極、１１……クロムシリサイド
層。
Claims (1)
- １ 透明絶縁体基板上にゲート電極を形成する工
程と、この上にゲート絶縁膜、ノンドープ非晶質
シリコン膜、ｎ型不純物を高濃度ドーピングした
n+型非晶質シリコン膜を連続形成する工程と、
これらを島状にパターンニングする工程と、この
上にネガ型のフオトレジストを塗布し、該透明絶
縁体基板の素子の形成されていない面の方から紫
外光を照射し、該ゲート電極をマスクとして他の
部分の該ネガ型フオトレジストを感光させ、これ
を現像する工程と、このパターンニングされたポ
ジ型フオトレジストをマスクとして該ゲート電極
の上に位置する部分のn+型非晶質シリコン膜を
エツチングする工程と、該ポジ型フオトレジスト
を除去した後この上に絶縁膜を形成する工程と、
この上にポジ型フオトレジストを塗布し、前記方
向より紫外光を照射し、該ゲート電極をマスクと
して他の部分の該ポジ型フオトレジストを感光さ
せ、これを現像する工程と、このパターンニング
されたポジ型フオトレジストをマスクとして該ゲ
ート電極の上部に位置する部分以外の該絶縁膜を
除去する工程と、この上に金属膜を形成する工程
と、これをアニールし該n+型非晶質シリコン膜
と該金属膜との界面にシリサイド層を形成する工
程と、該ゲート電極上部周辺の該金属膜を除去す
る工程とを含むことを特徴とする薄膜トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62167277A JPS6411368A (en) | 1987-07-03 | 1987-07-03 | Manufacture of thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62167277A JPS6411368A (en) | 1987-07-03 | 1987-07-03 | Manufacture of thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6411368A JPS6411368A (en) | 1989-01-13 |
| JPH0571175B2 true JPH0571175B2 (ja) | 1993-10-06 |
Family
ID=15846762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62167277A Granted JPS6411368A (en) | 1987-07-03 | 1987-07-03 | Manufacture of thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6411368A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2659976B2 (ja) * | 1988-01-19 | 1997-09-30 | 株式会社東芝 | 薄膜トランジスタとその製造方法 |
| JPH01303716A (ja) * | 1988-05-31 | 1989-12-07 | Agency Of Ind Science & Technol | 薄膜形成方法 |
| US5010027A (en) * | 1990-03-21 | 1991-04-23 | General Electric Company | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure |
| JP2911255B2 (ja) * | 1991-05-15 | 1999-06-23 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JPH06252404A (ja) * | 1993-02-25 | 1994-09-09 | Nec Corp | 薄膜トランジスタ |
-
1987
- 1987-07-03 JP JP62167277A patent/JPS6411368A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6411368A (en) | 1989-01-13 |
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