JPH0681045B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPH0681045B2 JPH0681045B2 JP60217019A JP21701985A JPH0681045B2 JP H0681045 B2 JPH0681045 B2 JP H0681045B2 JP 60217019 A JP60217019 A JP 60217019A JP 21701985 A JP21701985 A JP 21701985A JP H0681045 B2 JPH0681045 B2 JP H0681045B2
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- JP
- Japan
- Prior art keywords
- output
- phase
- frequency
- input
- circuit
- Prior art date
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- Expired - Lifetime
Links
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000010355 oscillation Effects 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009499 grossing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、位相比較動作開始時の安定な同期引込みを行
なう位相同期回路に関するものである。
なう位相同期回路に関するものである。
従来の技術 近年、ディジタル通信において時間軸圧縮されたディジ
タルデータを時間軸伸長する為に、入力のビットレート
に対してM/N倍のクロックを発生させる位相同期回路が
多く使用されている。
タルデータを時間軸伸長する為に、入力のビットレート
に対してM/N倍のクロックを発生させる位相同期回路が
多く使用されている。
以下図面を参照しながら、上述した従来の位相同期回路
の一例について説明する。第２図は従来の位相同期回路
のブロック図である。１は入力クロックをＮ分周する分
周器であり、FR2は分周器１の出力である比較周波数。
一方、６は電圧制御発振器で出力クロックが出力され、
２は出力クロックをＭ分周する分周器であり、FV2は分
周器２の出力である比較周波数。３は比較周波数FR2，F
V2の立上がりでの位相を比較する位相比較器で、φRは
位相比較器において比較周波数FR2の位相が比較周波数F
V2の位相より進んでいる場合に出力される制御信号であ
り、φVは位相比較器３において比較周波数FR2の位相が
比較周波数FV2の位相より遅れている場合に出力される
制御信号である。４はチャージポンプで、５はローパス
フィルタ（以下L.P.Fという）であり、チャージポンプ
４からはL.P.F5に制御信号φR，φVに基づく電荷の変動
が与えられる。VCはL.P.F5より電圧制御発振器６に出力
される制御電圧であり、制御電圧VCで電圧制御発振器６
を制御して出力クロックを入力クロックに同期させる。
の一例について説明する。第２図は従来の位相同期回路
のブロック図である。１は入力クロックをＮ分周する分
周器であり、FR2は分周器１の出力である比較周波数。
一方、６は電圧制御発振器で出力クロックが出力され、
２は出力クロックをＭ分周する分周器であり、FV2は分
周器２の出力である比較周波数。３は比較周波数FR2，F
V2の立上がりでの位相を比較する位相比較器で、φRは
位相比較器において比較周波数FR2の位相が比較周波数F
V2の位相より進んでいる場合に出力される制御信号であ
り、φVは位相比較器３において比較周波数FR2の位相が
比較周波数FV2の位相より遅れている場合に出力される
制御信号である。４はチャージポンプで、５はローパス
フィルタ（以下L.P.Fという）であり、チャージポンプ
４からはL.P.F5に制御信号φR，φVに基づく電荷の変動
が与えられる。VCはL.P.F5より電圧制御発振器６に出力
される制御電圧であり、制御電圧VCで電圧制御発振器６
を制御して出力クロックを入力クロックに同期させる。
以上のように構成された位相同期回路について、以下そ
の動作について説明する。第３図、第４図は同期外れ、
又は入力が一度切れた状態から再同期する同期引込み動
作のタイムチャートであり、位相比較器３の初期状態に
より両図の２種類の結果が起こりうる。なお、各図は比
較周波数FR2，FV2制御信号φR，φVと制御電圧VCについ
て示したものである。
の動作について説明する。第３図、第４図は同期外れ、
又は入力が一度切れた状態から再同期する同期引込み動
作のタイムチャートであり、位相比較器３の初期状態に
より両図の２種類の結果が起こりうる。なお、各図は比
較周波数FR2，FV2制御信号φR，φVと制御電圧VCについ
て示したものである。
まず第３図は比較周波数FV2の位相を遅らせるように位
相比較器３が働いた場合を示している。つまり位相比較
器３では比較周波数FR2，FV2の各クロック波形a1b1，
a2b2……の様に各クロックの立ち上がりで位相の比較
がなされる。a1b1の位相関係では、比較周波数FR2が
比較周波数FV2より位相が遅れている為、制御信号φVが
位相比較器３より出力され制御電圧VCの電圧が下げら
れ、電圧制御発振３の出力クロックの周波数が下げられ
る。そして、a2b2においても比較周波数FR2が比較周
波数FV2の位相より遅れている為、制御信号φVが位相比
較器３より出力され制御電圧VCがさらに下げられ出力ク
ロックの周波数が下げられ、a3b3では位相が一致し、
以降同期状態で動作が行われる。
相比較器３が働いた場合を示している。つまり位相比較
器３では比較周波数FR2，FV2の各クロック波形a1b1，
a2b2……の様に各クロックの立ち上がりで位相の比較
がなされる。a1b1の位相関係では、比較周波数FR2が
比較周波数FV2より位相が遅れている為、制御信号φVが
位相比較器３より出力され制御電圧VCの電圧が下げら
れ、電圧制御発振３の出力クロックの周波数が下げられ
る。そして、a2b2においても比較周波数FR2が比較周
波数FV2の位相より遅れている為、制御信号φVが位相比
較器３より出力され制御電圧VCがさらに下げられ出力ク
ロックの周波数が下げられ、a3b3では位相が一致し、
以降同期状態で動作が行われる。
次に第４図は比較周波数FV2の位相を進ませるように位
相比較器３が働いた場合を示している。つまり、位相比
較器３では比較周波数FR2，FV2のc1d1、c2d2……の
様に各クロックの立上がりで位相の比較がなされる場合
を示している。この場合、比較周波数FR2が比較周波数F
V2より位相が進んでいる事になり、制御信号φRが位相
比較器３より出力され、制御電圧vCの電圧を上げる方向
に働く。しかし、制限電圧vcは上限に有る為変化せず、
出力クロックの周波数も変化しない。そして、cndnの
位相関係になって比較周波数FR2より比較周波数FV2の位
相が進み、制御信号φVが位相比較器３より出力されて
制御電圧vCが下げられる。そして、第３図と同じような
同期引込み動作が行なわれ、cn+2dn+2で同期状態にな
る。
相比較器３が働いた場合を示している。つまり、位相比
較器３では比較周波数FR2，FV2のc1d1、c2d2……の
様に各クロックの立上がりで位相の比較がなされる場合
を示している。この場合、比較周波数FR2が比較周波数F
V2より位相が進んでいる事になり、制御信号φRが位相
比較器３より出力され、制御電圧vCの電圧を上げる方向
に働く。しかし、制限電圧vcは上限に有る為変化せず、
出力クロックの周波数も変化しない。そして、cndnの
位相関係になって比較周波数FR2より比較周波数FV2の位
相が進み、制御信号φVが位相比較器３より出力されて
制御電圧vCが下げられる。そして、第３図と同じような
同期引込み動作が行なわれ、cn+2dn+2で同期状態にな
る。
発明が解決しようとする問題点 しかしながら上記のような構成では、第３図，第４図に
示したように比較周波数FR2，FV2の初期の位相が、a1
b1，c1d0と同じであっても、位相比較器３の動作とし
てc1d1という位相比較がなされる場合も有る事を示し
ている。従って、第３図や第４図に示した動作及びその
中間のものがランダムに発生するので、平均して同期引
込み時間が大きく、同期がすみやかに行われないという
問題点があった。特に、Ｍ分周する分周器２の分周比Ｍ
を増大しループ内分周比を大きくした場合、位相同期回
路のループ利得が減少する為、同期引込み時間が増大し
同期に時間がかかるるという問題点を有している。
示したように比較周波数FR2，FV2の初期の位相が、a1
b1，c1d0と同じであっても、位相比較器３の動作とし
てc1d1という位相比較がなされる場合も有る事を示し
ている。従って、第３図や第４図に示した動作及びその
中間のものがランダムに発生するので、平均して同期引
込み時間が大きく、同期がすみやかに行われないという
問題点があった。特に、Ｍ分周する分周器２の分周比Ｍ
を増大しループ内分周比を大きくした場合、位相同期回
路のループ利得が減少する為、同期引込み時間が増大し
同期に時間がかかるるという問題点を有している。
本発明は上記問題点に鑑み、ループ内分周比が大きい場
合の初期同期引込み時間を大幅に短縮できるようにした
位相同期回路を提供するものである。
合の初期同期引込み時間を大幅に短縮できるようにした
位相同期回路を提供するものである。
問題点を解決するための手段 上記問題点を解決するために本発明の位相同期回路は、
入力クロックを一方の入力とする第１のAND回路と、前
記第１のAND回路の出力信号を分周する第１の分周器
と、電圧制御発振器の出力クロックを一方の入力とする
第２のAND回路と、前記第２のAND回路の出力信号を分周
する第２の分周器と、前記第1,第２の分周器の分周出力
の位相を比較し、前記第１の分周器の分周出力が第２の
分周器の分周出力の位相より進んでいる場合に出力され
る第１の制御信号と、遅れている場合に出力される第２
の制御信号とを出力する位相比較器と、前記第１、第２
の制御信号を入力して第１、第２の制御信号に基づく電
荷変動を出力するチャージポンプと、前記チャージポン
プの出力による変動を平滑化するローパスフィルタと、
前記ローパスフィルタの出力に応じた出力クロックを発
振する電圧制御発振器とを備え、 前記第１のAND回路の他方の入力に前記位相比較器の第
１の制御信号を入力し、前記第２のAND回路の一方の入
力に前記位相比較器の第２の制御信号を入力し、前記第
２のAND回路の他方の入力に前記電圧制御発振器の出力
クロックを入力する構成を備えたものである。
入力クロックを一方の入力とする第１のAND回路と、前
記第１のAND回路の出力信号を分周する第１の分周器
と、電圧制御発振器の出力クロックを一方の入力とする
第２のAND回路と、前記第２のAND回路の出力信号を分周
する第２の分周器と、前記第1,第２の分周器の分周出力
の位相を比較し、前記第１の分周器の分周出力が第２の
分周器の分周出力の位相より進んでいる場合に出力され
る第１の制御信号と、遅れている場合に出力される第２
の制御信号とを出力する位相比較器と、前記第１、第２
の制御信号を入力して第１、第２の制御信号に基づく電
荷変動を出力するチャージポンプと、前記チャージポン
プの出力による変動を平滑化するローパスフィルタと、
前記ローパスフィルタの出力に応じた出力クロックを発
振する電圧制御発振器とを備え、 前記第１のAND回路の他方の入力に前記位相比較器の第
１の制御信号を入力し、前記第２のAND回路の一方の入
力に前記位相比較器の第２の制御信号を入力し、前記第
２のAND回路の他方の入力に前記電圧制御発振器の出力
クロックを入力する構成を備えたものである。
作用 本発明は上記した構成によって、位相比較器より分周出
力の位相差に対応する期間出力される制御信号で、位相
が進んでいると判断された分周出力を出力している分周
器側のAND回路に対して、入力のクロックがAND回路より
出力されないように作用し、強制的に分周出力の位相を
進んでいる分遅らせるように働き、次の位相比較動作で
同期状態に近い位相関係にする事で、どのような位相関
係にあっても安定に短時間で同期引込みを行なえること
となる。
力の位相差に対応する期間出力される制御信号で、位相
が進んでいると判断された分周出力を出力している分周
器側のAND回路に対して、入力のクロックがAND回路より
出力されないように作用し、強制的に分周出力の位相を
進んでいる分遅らせるように働き、次の位相比較動作で
同期状態に近い位相関係にする事で、どのような位相関
係にあっても安定に短時間で同期引込みを行なえること
となる。
実施例 以下本発明の一実施例の位相同期回路について、図面を
参照しながら説明する。
参照しながら説明する。
第１図は本発明の一実施例である位相同期回路のブロッ
ク図である。第１図，第２図に使用されている共通の番
号及記号は同一のものを示している。第１図において、
７は入力クロックを一方の入力とする第１のAND回路で
あり、１はAND回路７から出力される信号をＮ分周する
第１の分周器で、FR1は分周器１から出力される比較周
波数である。一方、６は電圧制御発振器で出力クロック
を出力する。８は出力クロックを一方の入力とする第２
のAND回路であり、２はAND回路８から出力される信号を
Ｍ分周する第２の分周器で、FV1は分周器２から出力さ
れる比較周波数である。３は比較周波数FR1，FV1の位相
を比較する位相比較器、φRは位相比較器３において比
較周波数FR1が比較周波数FV1より位相が進んでいる場合
に出力される第１の制御信号であり、φVは位相比較器
３において比較周波数FR1が比較周波数FV1より位相が遅
れている場合に出力される第２の制御信号である。４は
チャージポンプで、５はL.P.Fであり、VCは電圧制御発
振器６の発振周波数を制御する制御電圧である。チャー
ジポンプ４は制御信号φRが入力されるとL.P.F5に電荷
を送出して制御電圧VCを上げるように動作し、電圧制御
発振器６の発振周波数を高くする方向に働き、チャージ
ポンプ４は制御信号φVが入力されるとL.P.F5から電荷
を吸収して制御電圧VCを下げるように動作し、電圧制御
発振器６の発振周波数を低くする方向に働く。
ク図である。第１図，第２図に使用されている共通の番
号及記号は同一のものを示している。第１図において、
７は入力クロックを一方の入力とする第１のAND回路で
あり、１はAND回路７から出力される信号をＮ分周する
第１の分周器で、FR1は分周器１から出力される比較周
波数である。一方、６は電圧制御発振器で出力クロック
を出力する。８は出力クロックを一方の入力とする第２
のAND回路であり、２はAND回路８から出力される信号を
Ｍ分周する第２の分周器で、FV1は分周器２から出力さ
れる比較周波数である。３は比較周波数FR1，FV1の位相
を比較する位相比較器、φRは位相比較器３において比
較周波数FR1が比較周波数FV1より位相が進んでいる場合
に出力される第１の制御信号であり、φVは位相比較器
３において比較周波数FR1が比較周波数FV1より位相が遅
れている場合に出力される第２の制御信号である。４は
チャージポンプで、５はL.P.Fであり、VCは電圧制御発
振器６の発振周波数を制御する制御電圧である。チャー
ジポンプ４は制御信号φRが入力されるとL.P.F5に電荷
を送出して制御電圧VCを上げるように動作し、電圧制御
発振器６の発振周波数を高くする方向に働き、チャージ
ポンプ４は制御信号φVが入力されるとL.P.F5から電荷
を吸収して制御電圧VCを下げるように動作し、電圧制御
発振器６の発振周波数を低くする方向に働く。
但し、制御電圧VCの動作と電圧制御発振器６の発振周波
数の関係は、電圧制御発振器６の極性により異なる場合
もある。
数の関係は、電圧制御発振器６の極性により異なる場合
もある。
以上のように構成された位相同期回路について、第５図
を用いてその動作を説明する。第５図は、同期外れ又は
入力断から再同期する同期引込み動作のタイムチャート
を、比較周波数FR1，FV1、制御信号φR，φVと制御電圧
VCについて示したものである。
を用いてその動作を説明する。第５図は、同期外れ又は
入力断から再同期する同期引込み動作のタイムチャート
を、比較周波数FR1，FV1、制御信号φR，φVと制御電圧
VCについて示したものである。
第５図は比較周波数FV1の位相を進ませるように位相比
較器３が働く場合を示している。これは、比較周波数F
R1，FV2のe1f1という位相で位相比較器３が位相比較
を行なう為である。この時e1の立上りで制御信号φRは
立下がり、f1の立上りで制御信号φRは立上る。つま
り、比較周波数FR1が比較周波数FV1に対し制御信号φR
がローレベル（以下“L"と略す）の期間分だけ位相が進
んでいる事になる。従って、制御信号φRが“L"の期間
入力クロックを分周器１に入力する事をAND回路７と制
御信号φRで禁止する事により、比較周波数FR1の位相を
等価的に遅らせてe2の位置にする。これにより位相比較
はe2f2で行なわれ、同期状態に近い状態に近づけた事
になる。そして、e4f4で入力クロックと出力クロック
が同期する。
較器３が働く場合を示している。これは、比較周波数F
R1，FV2のe1f1という位相で位相比較器３が位相比較
を行なう為である。この時e1の立上りで制御信号φRは
立下がり、f1の立上りで制御信号φRは立上る。つま
り、比較周波数FR1が比較周波数FV1に対し制御信号φR
がローレベル（以下“L"と略す）の期間分だけ位相が進
んでいる事になる。従って、制御信号φRが“L"の期間
入力クロックを分周器１に入力する事をAND回路７と制
御信号φRで禁止する事により、比較周波数FR1の位相を
等価的に遅らせてe2の位置にする。これにより位相比較
はe2f2で行なわれ、同期状態に近い状態に近づけた事
になる。そして、e4f4で入力クロックと出力クロック
が同期する。
又、比較周波数FV1の位相を遅らせるように位相比較器
３が働く場合は、第３図に示したタイムチャートの比較
周波数FR2，FV2、制御信号φR，φV、制御電圧VCと同じ
動作となる。
３が働く場合は、第３図に示したタイムチャートの比較
周波数FR2，FV2、制御信号φR，φV、制御電圧VCと同じ
動作となる。
この様にして、強制的に進んでいる方の比較周波数の位
相を進んでいる分だけ遅らせる処理をする事により、同
期状態に近い状態に最悪でも比較周波数の２クロック分
で近づける事ができる。
相を進んでいる分だけ遅らせる処理をする事により、同
期状態に近い状態に最悪でも比較周波数の２クロック分
で近づける事ができる。
発明の効果 以上のように本発明は、位相比較器より出力される制御
信号に基づき、位相が進んでいる比較周波数の位相を強
制的に遅らせるものである。これは、比較周波数を出力
している分周器の入力であるクロックに対し、制御信号
とクロックの論理積をとるAND回路を設けて、進んでい
る比較周波数を出力している分周器に入力されるクロッ
クの数を制御するものである。
信号に基づき、位相が進んでいる比較周波数の位相を強
制的に遅らせるものである。これは、比較周波数を出力
している分周器の入力であるクロックに対し、制御信号
とクロックの論理積をとるAND回路を設けて、進んでい
る比較周波数を出力している分周器に入力されるクロッ
クの数を制御するものである。
これにより、同期が外れた場合も、ループ内分周比が大
きくループ利得が小さい場合も、位相が進んでいる比較
周波数の位相を強制的に遅らせるという事と、電圧制御
発振器の発振周波数を制御するという２つの動作で極め
て短かい時間で同期を確立する事ができ、しかも、AND
回路２個だけの追加という非常に簡単な回路構成で実現
できる。
きくループ利得が小さい場合も、位相が進んでいる比較
周波数の位相を強制的に遅らせるという事と、電圧制御
発振器の発振周波数を制御するという２つの動作で極め
て短かい時間で同期を確立する事ができ、しかも、AND
回路２個だけの追加という非常に簡単な回路構成で実現
できる。
第１図は本発明の実施例における位相同期回路のブロッ
ク図、第２図は従来の位相同期回路のブロック図、第３
図，第４図は従来の位相同期回路の動作を示すタイムチ
ャート、第５図は本発明の位相同期回路の動作を示すタ
イムチャートである。 1,2……分周器、３……位相比較器、６……電圧制御発
振器、7,8……AND回路、FR1，FR2，FV1FV2……比較周波
数、φR，φV……制御信号，VC……制御電圧。
ク図、第２図は従来の位相同期回路のブロック図、第３
図，第４図は従来の位相同期回路の動作を示すタイムチ
ャート、第５図は本発明の位相同期回路の動作を示すタ
イムチャートである。 1,2……分周器、３……位相比較器、６……電圧制御発
振器、7,8……AND回路、FR1，FR2，FV1FV2……比較周波
数、φR，φV……制御信号，VC……制御電圧。
Claims (1)
- 【請求項１】入力クロックを一方の入力とする第１のAN
D回路と、前記第１のAND回路の出力信号を分周する第１
の分周器と、電圧制御発振器の出力クロックを一方の入
力とする第２のAND回路と、前記第２のAND回路の出力信
号を分周する第２の分周器と、前記第１、第２の分周器
の分周出力の位相を比較し、前記第１の分周器の分周出
力の位相が前記第２の分周器の分周出力の位相より進ん
でいる場合に出力される第１の制御信号と、前記第１の
分周器の分周出力の位相が前記第２の分周器の分周出力
の位相より遅れている場合に出力される第２の制御信号
とを出力する位相比較器と、前記第１、第２の制御信号
を入力して第１、第２の制御信号に基づく電荷変動を出
力するチャージポンプと、前記チャージポンプの出力に
よる変動を平滑化するローパスフィルタと、前記ローパ
スフィルタの出力に応じた出力クロックを発振する電圧
制御発振器とを備え、 前記第１のAND回路の他方の入力に前記位相比較器の第
１の制御信号を入力し、前記第２のAND回路の一方の入
力に前記位相比較器の第２の制御信号を入力し、前記第
２のAND回路の他方の入力に前記電圧制御発振器の出力
クロックを入力することを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217019A JPH0681045B2 (ja) | 1985-09-30 | 1985-09-30 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217019A JPH0681045B2 (ja) | 1985-09-30 | 1985-09-30 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276927A JPS6276927A (ja) | 1987-04-09 |
| JPH0681045B2 true JPH0681045B2 (ja) | 1994-10-12 |
Family
ID=16697552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217019A Expired - Lifetime JPH0681045B2 (ja) | 1985-09-30 | 1985-09-30 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681045B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065116A (en) * | 1991-01-28 | 1991-11-12 | Silicon Systems Inc. | Zero phase restart compensation for VCO |
-
1985
- 1985-09-30 JP JP60217019A patent/JPH0681045B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276927A (ja) | 1987-04-09 |
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