JPH0683853A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0683853A JPH0683853A JP4237303A JP23730392A JPH0683853A JP H0683853 A JPH0683853 A JP H0683853A JP 4237303 A JP4237303 A JP 4237303A JP 23730392 A JP23730392 A JP 23730392A JP H0683853 A JPH0683853 A JP H0683853A
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Abstract
(57)【要約】
【目的】 畳み込み符号化を高速に行えるようにする。
【構成】 畳み込み符号化演算回路４０で、入力レジス
タ３０の各ビット、あるいは補助レジスタ３１を含めた
各ビットに対し、畳み込み符号の生成多項式に従って、
それぞれ適切な排他的論理和演算を行い、１語のデータ
の畳み込み符号化を実行する。 【効果】 欧州ディジタル自動車電話システム（ＧＳ
Ｍ）で用いられる制御チャネルの畳み込み符号化のステ
ップ数を短縮することができ、これによりプログラム容
量を削減して実行処理時間を短縮することができる。
タ３０の各ビット、あるいは補助レジスタ３１を含めた
各ビットに対し、畳み込み符号の生成多項式に従って、
それぞれ適切な排他的論理和演算を行い、１語のデータ
の畳み込み符号化を実行する。 【効果】 欧州ディジタル自動車電話システム（ＧＳ
Ｍ）で用いられる制御チャネルの畳み込み符号化のステ
ップ数を短縮することができ、これによりプログラム容
量を削減して実行処理時間を短縮することができる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
の内部構成に利用する。本発明は、畳み込み符号化を高
速に行うことができるマイクロコンピュータに関する。
の内部構成に利用する。本発明は、畳み込み符号化を高
速に行うことができるマイクロコンピュータに関する。
【０００２】
【従来の技術】まず、生成多項式Ｇ０（Ｄ）＝１＋Ｄ3
＋Ｄ4 、Ｇ１（Ｄ）＝１＋Ｄ＋Ｄ3 ＋Ｄ4 である畳み込
み符号化器の動作について説明する。図７は畳み込み符
号化器の一例を示すブロック図である。
＋Ｄ4 、Ｇ１（Ｄ）＝１＋Ｄ＋Ｄ3 ＋Ｄ4 である畳み込
み符号化器の動作について説明する。図７は畳み込み符
号化器の一例を示すブロック図である。
【０００３】シリアル入力信号は、入力端子１０１か
ら、クロック１０２に同期して順次レジスタ群１０３〜
１０６で構成されるシフトレジスタに入力される。排他
的論理和回路１０７、１０８は、入力信号、レジスタ１
０５、１０６の出力データの排他的論理和を生成し出力
端子１１２に出力する。排他的論理和回路１０９〜１１
１は、入力信号、レジスタ１０３、１０５、１０６の出
力データの排他的論理和を生成し出力端子１１３に出力
する。つまり１ビットの入力データに対して２ビットの
符号化データが生成される。
ら、クロック１０２に同期して順次レジスタ群１０３〜
１０６で構成されるシフトレジスタに入力される。排他
的論理和回路１０７、１０８は、入力信号、レジスタ１
０５、１０６の出力データの排他的論理和を生成し出力
端子１１２に出力する。排他的論理和回路１０９〜１１
１は、入力信号、レジスタ１０３、１０５、１０６の出
力データの排他的論理和を生成し出力端子１１３に出力
する。つまり１ビットの入力データに対して２ビットの
符号化データが生成される。
【０００４】次に、従来のマイクロコンピュータ（μＰ
Ｄ７８３２２を想定）で、上記の畳み込み符号化をプロ
グラムで実現する場合の例を図８に示すフローチャート
を参照して説明する。ここで例として取り上げてあるの
は欧州ディジタル自動車電話システム（以下ＧＳＭとい
う）の制御チャネルで用いられる符号化率１／２、拘束
長５の畳み込み符号である。入力データは２２８ビット
（ｉ（０）〜ｉ（２２７））で、ビット操作命令が使え
るものとする。
Ｄ７８３２２を想定）で、上記の畳み込み符号化をプロ
グラムで実現する場合の例を図８に示すフローチャート
を参照して説明する。ここで例として取り上げてあるの
は欧州ディジタル自動車電話システム（以下ＧＳＭとい
う）の制御チャネルで用いられる符号化率１／２、拘束
長５の畳み込み符号である。入力データは２２８ビット
（ｉ（０）〜ｉ（２２７））で、ビット操作命令が使え
るものとする。
【０００５】まず、ｉ（０）をＡレジスタのビット７に
転送する。次にｉ（０）をＡレジスタのビット６に転送
する。以下、１ビットずつがＡレジスタに転送される。
Ａレジスタのビット０への転送が終了すると、４ビット
分符号化（８ビットの符号化データ）されたことにな
り、Ａレジスタの内容を出力データ・アドレスに書き込
む。以降、入力ビットｉ（ｔ）と３ビット前ｉ（ｔ−
３）のデータ・ビットと４ビット前ｉ（ｔ−４）のデー
タ・ビットとを排他的論理和演算（以下ＸＯＲ演算とい
う）し、Ａレジスタの所定ビットに転送、入力ビットｉ
（ｔ）と１ビット前ｉ（ｔ−１）のデータ・ビットと３
ビット前ｉ（ｔ−３）のデータ・ビットと４ビット前ｉ
（ｔ−４）のデータ・ビットとをＸＯＲ演算し、Ａレジ
スタの所定ビットへの転送を繰り返す。（ｔ＝４〜２２
７）Ａレジスタに８ビットの符号化データが生成される
と、出力データ・アドレスを１インクリメントし、Ａレ
ジスタの内容を出力データ・アドレスに書き込む。この
一連の処理の一部をアセンブラによりコーディングした
例を図９に示す。この例から従来技術では１４７４ステ
ップ（１８＋１４５６）を必要とすることが分かる。
転送する。次にｉ（０）をＡレジスタのビット６に転送
する。以下、１ビットずつがＡレジスタに転送される。
Ａレジスタのビット０への転送が終了すると、４ビット
分符号化（８ビットの符号化データ）されたことにな
り、Ａレジスタの内容を出力データ・アドレスに書き込
む。以降、入力ビットｉ（ｔ）と３ビット前ｉ（ｔ−
３）のデータ・ビットと４ビット前ｉ（ｔ−４）のデー
タ・ビットとを排他的論理和演算（以下ＸＯＲ演算とい
う）し、Ａレジスタの所定ビットに転送、入力ビットｉ
（ｔ）と１ビット前ｉ（ｔ−１）のデータ・ビットと３
ビット前ｉ（ｔ−３）のデータ・ビットと４ビット前ｉ
（ｔ−４）のデータ・ビットとをＸＯＲ演算し、Ａレジ
スタの所定ビットへの転送を繰り返す。（ｔ＝４〜２２
７）Ａレジスタに８ビットの符号化データが生成される
と、出力データ・アドレスを１インクリメントし、Ａレ
ジスタの内容を出力データ・アドレスに書き込む。この
一連の処理の一部をアセンブラによりコーディングした
例を図９に示す。この例から従来技術では１４７４ステ
ップ（１８＋１４５６）を必要とすることが分かる。
【０００６】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータでは、畳み込み符号化処理を行うために
は、１ビットごとの演算、転送処理が必要となり、バイ
ト単位のデータ処理に比べて非効率的であり、ビット操
作命令を使用しても、処理速度が遅く、プログラム・ス
テップが大きくなり、他の処理を阻害する問題があっ
た。
ロコンピュータでは、畳み込み符号化処理を行うために
は、１ビットごとの演算、転送処理が必要となり、バイ
ト単位のデータ処理に比べて非効率的であり、ビット操
作命令を使用しても、処理速度が遅く、プログラム・ス
テップが大きくなり、他の処理を阻害する問題があっ
た。
【０００７】本発明はこのような問題を解決するもの
で、処理速度を高め、他の処理を阻害することなく効率
的に処理を行うことができるマイクロコンピュータを提
供することを目的とする。
で、処理速度を高め、他の処理を阻害することなく効率
的に処理を行うことができるマイクロコンピュータを提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、データ・バ
ス、アドレス・バス、およびリード信号、ライト信号を
含む制御信号線に接続され、入力端子からのシリアル入
力信号をクロックに同期して順次格納するレジスタ群
と、このレジスタ群からの出力データを排他的論理和演
算により畳み込み符号化を行い出力端子に出力する畳み
込み符号化演算手段とを備えたマイクロコンピュータに
おいて、命令により１語の演算対象データを書き込む入
力レジスタと、この入力レジスタに前回書き込まれた内
容を保持する補助レジスタと、前記各レジスタを制御す
る制御回路とを備え、前記畳み込み符号化演算手段に、
前記入力レジスタの各ビット、あるいは前記補助レジス
タを含む各ビットを畳み込み符号の生成多項式に従って
排他的論理和演算を実行することにより畳み込み符号化
を行い前記レジスタ群に格納する手段を含み、さらに、
命令にしたがって前記レジスタ群から符号化されたデー
タを前記データ・バスに出力させる出力レジスタ選択手
段を備え、前記レジスタ群は、複数の上位出力レジスタ
および複数の下位出力レジスタにより構成されたことを
特徴とする。
ス、アドレス・バス、およびリード信号、ライト信号を
含む制御信号線に接続され、入力端子からのシリアル入
力信号をクロックに同期して順次格納するレジスタ群
と、このレジスタ群からの出力データを排他的論理和演
算により畳み込み符号化を行い出力端子に出力する畳み
込み符号化演算手段とを備えたマイクロコンピュータに
おいて、命令により１語の演算対象データを書き込む入
力レジスタと、この入力レジスタに前回書き込まれた内
容を保持する補助レジスタと、前記各レジスタを制御す
る制御回路とを備え、前記畳み込み符号化演算手段に、
前記入力レジスタの各ビット、あるいは前記補助レジス
タを含む各ビットを畳み込み符号の生成多項式に従って
排他的論理和演算を実行することにより畳み込み符号化
を行い前記レジスタ群に格納する手段を含み、さらに、
命令にしたがって前記レジスタ群から符号化されたデー
タを前記データ・バスに出力させる出力レジスタ選択手
段を備え、前記レジスタ群は、複数の上位出力レジスタ
および複数の下位出力レジスタにより構成されたことを
特徴とする。
【０００９】前記レジスタ群は、複数の上位出力レジス
タ、複数の中位出力レジスタ、および複数の下位出力レ
ジスタにより構成することができる。
タ、複数の中位出力レジスタ、および複数の下位出力レ
ジスタにより構成することができる。
【００１０】
【作用】命令により１語の演算対象データを書き込める
データ・レジスタの各ビット、あるいは前回書き込まれ
たデータ・レジスタの内容を保持する補助レジスタを含
めた各ビットに対し、畳み込み符号の生成多項式に従っ
て、それぞれ適切な排他的論理和演算を実行し、畳み込
み符号化を行う。その結果を命令により読み出して演算
対象データのデータ・レジスタへの転送、演算結果の転
送指定を命令で指定する。
データ・レジスタの各ビット、あるいは前回書き込まれ
たデータ・レジスタの内容を保持する補助レジスタを含
めた各ビットに対し、畳み込み符号の生成多項式に従っ
て、それぞれ適切な排他的論理和演算を実行し、畳み込
み符号化を行う。その結果を命令により読み出して演算
対象データのデータ・レジスタへの転送、演算結果の転
送指定を命令で指定する。
【００１１】これにより、１語のデータの畳み込み符号
化がデータ・レジスタへのデータの書き込みによって自
動的に行われ、プログラム・ステップが少なくなり高速
な演算ができ、さらに、回路構成も簡単になるためマイ
クロコンピュータに容易に内蔵することができる。
化がデータ・レジスタへのデータの書き込みによって自
動的に行われ、プログラム・ステップが少なくなり高速
な演算ができ、さらに、回路構成も簡単になるためマイ
クロコンピュータに容易に内蔵することができる。
【００１２】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。まず、本発明第一実施例について説明する。図１は
本発明第一実施例の構成を示すブロック図、図２は本発
明第一実施例における各レジスタの構成の詳細を示す図
である。
る。まず、本発明第一実施例について説明する。図１は
本発明第一実施例の構成を示すブロック図、図２は本発
明第一実施例における各レジスタの構成の詳細を示す図
である。
【００１３】本発明第一実施例は、データ・バス１、ア
ドレス・バス２、およびライト信号３、リード信号４を
含む制御信号線に接続され、シリアル入力信号をクロッ
クに同期して順次格納する上位出力レジスタ３２および
下位出力レジスタ３３と、命令により１語の演算対象デ
ータを書き込む入力レジスタ３０と、この入力レジスタ
３０に前回書き込まれた内容を保持する補助レジスタ３
１と、これら各レジスタを制御する制御回路４１と、入
力レジスタ３０の各ビットあるいは補助レジスタ３１を
含む各ビットを畳み込み符号の生成多項式に従って排他
的論理和演算を実行することにより畳み込み符号化を行
い上位出力レジスタ３２および下位出力レジスタ３３に
格納する畳み込み符号化演算回路４０と、命令に従って
上位出力レジスタ３２および下位出力レジスタ３３から
符号化されたデータをデータ・バス１に出力させる上位
出力レジスタ選択回路１１および下位出力レジスタ選択
回路１２と、アドレス・バス２からのアドレスをデコー
ドするアドレス・デコーダ５と、このアドレス・デコー
ダ５からのデコード信号およびライト信号をもとにして
入力レジスタ選択信号を入力レジスタ３０および制御回
路４１に送出する入力レジスタ選択回路１０とを備え
る。
ドレス・バス２、およびライト信号３、リード信号４を
含む制御信号線に接続され、シリアル入力信号をクロッ
クに同期して順次格納する上位出力レジスタ３２および
下位出力レジスタ３３と、命令により１語の演算対象デ
ータを書き込む入力レジスタ３０と、この入力レジスタ
３０に前回書き込まれた内容を保持する補助レジスタ３
１と、これら各レジスタを制御する制御回路４１と、入
力レジスタ３０の各ビットあるいは補助レジスタ３１を
含む各ビットを畳み込み符号の生成多項式に従って排他
的論理和演算を実行することにより畳み込み符号化を行
い上位出力レジスタ３２および下位出力レジスタ３３に
格納する畳み込み符号化演算回路４０と、命令に従って
上位出力レジスタ３２および下位出力レジスタ３３から
符号化されたデータをデータ・バス１に出力させる上位
出力レジスタ選択回路１１および下位出力レジスタ選択
回路１２と、アドレス・バス２からのアドレスをデコー
ドするアドレス・デコーダ５と、このアドレス・デコー
ダ５からのデコード信号およびライト信号をもとにして
入力レジスタ選択信号を入力レジスタ３０および制御回
路４１に送出する入力レジスタ選択回路１０とを備え
る。
【００１４】次に、このように構成された本発明第一実
施例の動作について説明する。
施例の動作について説明する。
【００１５】入力レジスタ選択回路１０は、入力レジス
タ選択信号２０をアドレス・デコーダ５からのデコード
信号とライト信号を元に生成し、上位出力レジスタ選択
回路１１は、上位出力レジスタ選択信号２１をアドレス
・デコーダ５からのデコード信号とリード信号を元に生
成し、下位出力レジスタ選択回路１２は、下位出力レジ
スタ選択信号２２をアドレス・デコーダ５のデコード信
号とリード信号とを元に生成する。
タ選択信号２０をアドレス・デコーダ５からのデコード
信号とライト信号を元に生成し、上位出力レジスタ選択
回路１１は、上位出力レジスタ選択信号２１をアドレス
・デコーダ５からのデコード信号とリード信号を元に生
成し、下位出力レジスタ選択回路１２は、下位出力レジ
スタ選択信号２２をアドレス・デコーダ５のデコード信
号とリード信号とを元に生成する。
【００１６】入力レジスタ３０は、入力レジスタ選択信
号２０に同期して、データ・バス１から畳み込み符号化
演算の対象データを入力して保持し、補助レジスタ３１
は、制御回路４１からのラッチ信号４４に同期して入力
レジスタ３０のデータを保持する。また、上位出力レジ
スタ３２は、畳み込み符号化演算回路４０からの畳み込
み符号化演算結果を保持し上位出力レジスタ選択信号２
１に同期してデータ・バス１への読み出しを行い、下位
出力レジスタ３３は、前記畳み込み符号化演算結果を保
持し下位出力レジスタ選択信号２２に同期してデータ・
バス１への読み出しを行う。
号２０に同期して、データ・バス１から畳み込み符号化
演算の対象データを入力して保持し、補助レジスタ３１
は、制御回路４１からのラッチ信号４４に同期して入力
レジスタ３０のデータを保持する。また、上位出力レジ
スタ３２は、畳み込み符号化演算回路４０からの畳み込
み符号化演算結果を保持し上位出力レジスタ選択信号２
１に同期してデータ・バス１への読み出しを行い、下位
出力レジスタ３３は、前記畳み込み符号化演算結果を保
持し下位出力レジスタ選択信号２２に同期してデータ・
バス１への読み出しを行う。
【００１７】制御回路４１は、出力レジスタへ畳み込み
符号化演算結果を保持するためのラッチ信号４３を入力
レジスタ選択信号２０より遅延させて生成し、さらに補
助レジスタ３１へ入力レジスタ３０の内容を保持するた
めのラッチ信号４４をラッチ信号４３より遅延させて生
成する。畳み込み符号化演算回路４０は、入力レジスタ
３０の各ビット、あるいは補助レジスタ３１を含めた各
ビットを畳み込み符号の生成多項式に従い、それぞれ適
切な排他的論理和演算を行い、畳み込み符号化演算の結
果を上位および下位出力レジスタ３２および３３に出力
する。
符号化演算結果を保持するためのラッチ信号４３を入力
レジスタ選択信号２０より遅延させて生成し、さらに補
助レジスタ３１へ入力レジスタ３０の内容を保持するた
めのラッチ信号４４をラッチ信号４３より遅延させて生
成する。畳み込み符号化演算回路４０は、入力レジスタ
３０の各ビット、あるいは補助レジスタ３１を含めた各
ビットを畳み込み符号の生成多項式に従い、それぞれ適
切な排他的論理和演算を行い、畳み込み符号化演算の結
果を上位および下位出力レジスタ３２および３３に出力
する。
【００１８】この構成は、符号化率１／２に対応したも
のであるが、上位および下位出力レジスタ３２および３
３を増やすことにより他の符号化率にも対応可能であ
る。本実施例では、従来技術でも触れた生成多項式Ｇ０
（Ｄ）＝１＋Ｄ3 ＋Ｄ4 、Ｇ１（Ｄ）＝１＋Ｄ＋Ｄ3 ＋
Ｄ4 である畳み込み符号化を取り上げ、この場合畳み込
み符号化演算回路４０は図２に示す構成になる。入力レ
ジスタ３０ａ〜ｈ、補助レジスタ３１ａ〜ｈ、上位出力
レジスタ３２ａ〜ｈ、下位出力レジスタ３３ａ〜ｈは８
ビット語長である。５０〜５２、５５〜５７、６０〜６
２、６５〜６７、７０〜７２、７５〜７７、８０〜８
２、８５〜８７は排他的論理和回路で各レジスタの値の
排他的論理和を演算し、上位および下位出力レジスタ３
２および３３に出力する。結線を変更することにより、
このレジスタ長で拘束長９までの畳み込み符号化の対応
が可能である。
のであるが、上位および下位出力レジスタ３２および３
３を増やすことにより他の符号化率にも対応可能であ
る。本実施例では、従来技術でも触れた生成多項式Ｇ０
（Ｄ）＝１＋Ｄ3 ＋Ｄ4 、Ｇ１（Ｄ）＝１＋Ｄ＋Ｄ3 ＋
Ｄ4 である畳み込み符号化を取り上げ、この場合畳み込
み符号化演算回路４０は図２に示す構成になる。入力レ
ジスタ３０ａ〜ｈ、補助レジスタ３１ａ〜ｈ、上位出力
レジスタ３２ａ〜ｈ、下位出力レジスタ３３ａ〜ｈは８
ビット語長である。５０〜５２、５５〜５７、６０〜６
２、６５〜６７、７０〜７２、７５〜７７、８０〜８
２、８５〜８７は排他的論理和回路で各レジスタの値の
排他的論理和を演算し、上位および下位出力レジスタ３
２および３３に出力する。結線を変更することにより、
このレジスタ長で拘束長９までの畳み込み符号化の対応
が可能である。
【００１９】次に、図３に示すフローチャートを元に本
発明実施例の動作について説明する。まず、入力データ
８ビットを入力レジスタに転送する。この転送により１
語分の畳み込み符号化されたデータが出力レジスタに書
き込まれるので、出力レジスタの内容を読み出し、指定
された出力データ領域に格納する。これを入力データ分
（２２８ビット）繰り返す。この一連の処理の一部をア
センブラによりコーディングした例を図４に示す。この
例では１１６ステップで済むことが分かる。
発明実施例の動作について説明する。まず、入力データ
８ビットを入力レジスタに転送する。この転送により１
語分の畳み込み符号化されたデータが出力レジスタに書
き込まれるので、出力レジスタの内容を読み出し、指定
された出力データ領域に格納する。これを入力データ分
（２２８ビット）繰り返す。この一連の処理の一部をア
センブラによりコーディングした例を図４に示す。この
例では１１６ステップで済むことが分かる。
【００２０】図５は本発明第二実施例の構成を示すブロ
ック図である。第一実施例の構成に、第２上位出力レジ
スタ３４、第２中位出力レジスタ３５、第２下位出力レ
ジスタ３６、第２上位出力レジスタ選択回路２３、第２
中位出力レジスタ選択回路２４、第２下位出力レジスタ
選択回路２５が増設される。
ック図である。第一実施例の構成に、第２上位出力レジ
スタ３４、第２中位出力レジスタ３５、第２下位出力レ
ジスタ３６、第２上位出力レジスタ選択回路２３、第２
中位出力レジスタ選択回路２４、第２下位出力レジスタ
選択回路２５が増設される。
【００２１】第一実施例では、符号化率１／２の畳み込
み符号にだけ対応していたが、第二実施例では、符号化
率１／３の畳み込み符号にも対応できる。これによりＧ
ＳＭのすべてのチャネルの畳み込み符号化に対応するこ
とができる。
み符号にだけ対応していたが、第二実施例では、符号化
率１／３の畳み込み符号にも対応できる。これによりＧ
ＳＭのすべてのチャネルの畳み込み符号化に対応するこ
とができる。
【００２２】図６は畳み込み符号化演算回路の詳細図で
ある。生成多項式Ｇ０（Ｄ）＝１＋Ｄ3 ＋Ｄ4 、Ｇ１
（Ｄ）＝１＋Ｄ＋Ｄ3 ＋Ｄ4 である畳み込み符号化、生
成多項式Ｇ１（Ｄ）＝１＋Ｄ＋Ｄ3 ＋Ｄ4 、Ｇ２（Ｄ）
＝１＋Ｄ2 ＋Ｄ4 、Ｇ３（Ｄ）＝１＋Ｄ＋Ｄ2 ＋Ｄ3 ＋
Ｄ4 である畳み込み符号化に対応している。入力レジス
タ３０ａ〜ｈ、補助レジスタ３１ａ〜ｈ、上位出力レジ
スタ３２ａ〜ｈ、下位出力レジスタ３３ａ〜ｈ、第２上
位出力レジスタ３４ａ〜ｈ、第２中位出力レジスタ３５
ａ〜ｈ、第２下位出力レジスタ３６ａ〜ｈは８ビット語
長である。５０〜８９は排他的論理和回路で各レジスタ
の値の排他的論理和を演算し、出力レジスタに出力す
る。Ｇ１（Ｄ）＝１＋Ｄ＋Ｄ3 ＋Ｄ4 の部分は共通なの
で排他的論理和回路を共有している。
ある。生成多項式Ｇ０（Ｄ）＝１＋Ｄ3 ＋Ｄ4 、Ｇ１
（Ｄ）＝１＋Ｄ＋Ｄ3 ＋Ｄ4 である畳み込み符号化、生
成多項式Ｇ１（Ｄ）＝１＋Ｄ＋Ｄ3 ＋Ｄ4 、Ｇ２（Ｄ）
＝１＋Ｄ2 ＋Ｄ4 、Ｇ３（Ｄ）＝１＋Ｄ＋Ｄ2 ＋Ｄ3 ＋
Ｄ4 である畳み込み符号化に対応している。入力レジス
タ３０ａ〜ｈ、補助レジスタ３１ａ〜ｈ、上位出力レジ
スタ３２ａ〜ｈ、下位出力レジスタ３３ａ〜ｈ、第２上
位出力レジスタ３４ａ〜ｈ、第２中位出力レジスタ３５
ａ〜ｈ、第２下位出力レジスタ３６ａ〜ｈは８ビット語
長である。５０〜８９は排他的論理和回路で各レジスタ
の値の排他的論理和を演算し、出力レジスタに出力す
る。Ｇ１（Ｄ）＝１＋Ｄ＋Ｄ3 ＋Ｄ4 の部分は共通なの
で排他的論理和回路を共有している。
【００２３】
【発明の効果】以上説明したように本発明によれば、１
語のデータの畳み込み符号化がデータ・レジスタへのデ
ータの書き込みによって自動的に行われるため、プログ
ラム・ステップが少なく高速な演算を行うことができ
る。ＧＳＭで用いられる入力データ２２８ビットの制御
チャネルの畳み込み符号化をμＰＤ７８３２２のアセン
ブラでそのステップ数を推定した結果、従来技術の方法
では１４７４ステップ必要であったものが、１１６ステ
ップとなり、大幅にステップ数を減少することができ、
実行処理時間を短縮し、さらに、回路構成が簡単になる
ためにマイクロコンピュータに容易に内蔵することがで
きる効果がある。
語のデータの畳み込み符号化がデータ・レジスタへのデ
ータの書き込みによって自動的に行われるため、プログ
ラム・ステップが少なく高速な演算を行うことができ
る。ＧＳＭで用いられる入力データ２２８ビットの制御
チャネルの畳み込み符号化をμＰＤ７８３２２のアセン
ブラでそのステップ数を推定した結果、従来技術の方法
では１４７４ステップ必要であったものが、１１６ステ
ップとなり、大幅にステップ数を減少することができ、
実行処理時間を短縮し、さらに、回路構成が簡単になる
ためにマイクロコンピュータに容易に内蔵することがで
きる効果がある。
【図１】本発明第一実施例の構成を示すブロック図。
【図２】本発明第一実施例における各レジスタの構成の
詳細を示す図。
詳細を示す図。
【図３】本発明第一実施例における動作の流れを示すフ
ローチャート。
ローチャート。
【図４】本発明第一実施例におけるアセンブラの部分コ
ーディング例を示す図。
ーディング例を示す図。
【図５】本発明第二実施例の構成を示すブロック図。
【図６】本発明第二実施例における各レジスタの構成の
詳細を示す図。
詳細を示す図。
【図７】従来例における畳み込み符号化器の構成例を示
すブロック図。
すブロック図。
【図８】従来例における畳み込み符号化の処理の流れを
示すフローチャート。
示すフローチャート。
【図９】従来例における畳み込み符号化を行う場合のア
センブラの部分コーディング例を示す図。
センブラの部分コーディング例を示す図。
１ データ・バス ２ アドレス・バス ３ ライト信号 ４ リード信号 ５ アドレス・デコーダ １０ 入力レジスタ選択回路 １１ 上位出力レジスタ選択回路 １２ 下位出力レジスタ選択回路 １３ 第２上位出力レジスタ選択回路 １４ 第２中位出力レジスタ選択回路 １５ 第２下位出力レジスタ選択回路 ２０ 入力レジスタ選択信号 ２１ 上位出力レジスタ選択信号 ２２ 下位出力レジスタ選択信号 ２３ 第２上位出力レジスタ選択信号 ２４ 第２中位出力レジスタ選択信号 ２５ 第２下位出力レジスタ選択信号 ３０ａ〜ｈ 入力レジスタ ３１ａ〜ｈ 補助レジスタ ３２ａ〜ｈ 上位出力レジスタ ３３ａ〜ｈ 下位出力レジスタ ３４ａ〜ｈ 第２上位出力レジスタ ３５ａ〜ｈ 第２中位出力レジスタ ３６ａ〜ｈ 第２下位出力レジスタ ４０ 畳み込み符号化演算回路 ４１ 制御回路 ４２ 主クロック ４３、４４ ラッチ信号 ５０〜８７ 排他的論理和回路 １０１ 入力端子 １０２ クロック １０３〜１０６ レジスタ １０７〜１１１ 排他的論理和回路 １１２、１１３ 出力端子
Claims (2)
- 【請求項１】 データ・バス、アドレス・バス、および
リード信号、ライト信号を含む制御信号線に接続され、 入力端子からのシリアル入力信号をクロックに同期して
順次格納するレジスタ群と、 このレジスタ群からの出力データを排他的論理和演算に
より畳み込み符号化を行い出力端子に出力する畳み込み
符号化演算手段とを備えたマイクロコンピュータにおい
て、 命令により１語の演算対象データを書き込む入力レジス
タと、 この入力レジスタに前回書き込まれた内容を保持する補
助レジスタと、 前記各レジスタを制御する制御回路とを備え、 前記畳み込み符号化演算手段に、前記入力レジスタの各
ビット、あるいは前記補助レジスタを含む各ビットを畳
み込み符号の生成多項式に従って排他的論理和演算を実
行することにより畳み込み符号化を行い前記レジスタ群
に格納する手段を含み、 さらに、命令にしたがって前記レジスタ群から符号化さ
れたデータを前記データ・バスに出力させる出力レジス
タ選択手段を備え、 前記レジスタ群は、複数の上位出力レジスタおよび複数
の下位出力レジスタにより構成されたことを特徴とする
マイクロコンピュータ。 - 【請求項２】 前記レジスタ群は、複数の上位出力レジ
スタ、複数の中位出力レジスタ、および複数の下位出力
レジスタにより構成された請求項１記載のマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237303A JP2822806B2 (ja) | 1992-09-04 | 1992-09-04 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4237303A JP2822806B2 (ja) | 1992-09-04 | 1992-09-04 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683853A true JPH0683853A (ja) | 1994-03-25 |
| JP2822806B2 JP2822806B2 (ja) | 1998-11-11 |
Family
ID=17013369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4237303A Expired - Lifetime JP2822806B2 (ja) | 1992-09-04 | 1992-09-04 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822806B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6523146B1 (en) * | 1999-10-18 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Operation processing apparatus and operation processing method |
-
1992
- 1992-09-04 JP JP4237303A patent/JP2822806B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6523146B1 (en) * | 1999-10-18 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Operation processing apparatus and operation processing method |
| US6697994B2 (en) | 1999-10-18 | 2004-02-24 | Matsushita Electric Industrial Co., Ltd. | Operation processing apparatus and operation processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2822806B2 (ja) | 1998-11-11 |
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