JPH0685280B2 - オンチップメモリ検査回路 - Google Patents
オンチップメモリ検査回路Info
- Publication number
- JPH0685280B2 JPH0685280B2 JP60202387A JP20238785A JPH0685280B2 JP H0685280 B2 JPH0685280 B2 JP H0685280B2 JP 60202387 A JP60202387 A JP 60202387A JP 20238785 A JP20238785 A JP 20238785A JP H0685280 B2 JPH0685280 B2 JP H0685280B2
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- Japan
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- horizontal
- vertical parity
- circuit
- Prior art date
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ダイナミックRAM（DRAM）におけるオンチ
ップECC（Error Correcting Circuit）に係わるもの
で、特にその初期条件の設定が可能なオンチップメモリ
検査回路に関する。
ップECC（Error Correcting Circuit）に係わるもの
で、特にその初期条件の設定が可能なオンチップメモリ
検査回路に関する。
一般に、RAMの集積化は、微小な信号を取り扱う回路技
術と微細プロセス技術の進展を軸として、主にメモリセ
ル面積の縮少により達成されてきた。しかし、その結果
メモリセルの電荷蓄積量の減少に起因するソフトエラー
の問題を引き起こしている。
術と微細プロセス技術の進展を軸として、主にメモリセ
ル面積の縮少により達成されてきた。しかし、その結果
メモリセルの電荷蓄積量の減少に起因するソフトエラー
の問題を引き起こしている。
この問題を解決するために、ソフトエラー等のビット誤
りをメモリ内で自動的に訂正するオンチップECCが提案
されている。このようなオンチップECCの自己訂正方式
としては、水平垂直パリティ方式，ハミングコード方式
等が主に用いられている。
りをメモリ内で自動的に訂正するオンチップECCが提案
されている。このようなオンチップECCの自己訂正方式
としては、水平垂直パリティ方式，ハミングコード方式
等が主に用いられている。
上記水平垂直パリティ方式は、第６図に示すように、１
本のワード線WLを選択したときに読み出される多数の情
報ビットをｍビット毎に分割してｎ個のブロックとし、
これらを仮想的に並列に並べたｍ行ｎ列の行列において
算出した垂直パリティ，垂直パリティを検査ビットの中
に蓄える方式である。読み出しの際にも同様な操作を行
ない、新たに算出した水平パリティ，垂直パリティとす
でに検査ビットに蓄えられている情報とを比較し、水平
および垂直パリティが両方共一致しない時に、その交点
にある情報ビットは不良であると判定し、そのデータを
反転修正する。この際、仮想的に設定したｍ行ｎ列の行
も列も必ず偶数であることは、メモリ自体が2n行×2n列
に構成されていることから明らかである。
本のワード線WLを選択したときに読み出される多数の情
報ビットをｍビット毎に分割してｎ個のブロックとし、
これらを仮想的に並列に並べたｍ行ｎ列の行列において
算出した垂直パリティ，垂直パリティを検査ビットの中
に蓄える方式である。読み出しの際にも同様な操作を行
ない、新たに算出した水平パリティ，垂直パリティとす
でに検査ビットに蓄えられている情報とを比較し、水平
および垂直パリティが両方共一致しない時に、その交点
にある情報ビットは不良であると判定し、そのデータを
反転修正する。この際、仮想的に設定したｍ行ｎ列の行
も列も必ず偶数であることは、メモリ自体が2n行×2n列
に構成されていることから明らかである。
ところで、通常DRAMのセルプレート電位は、Vcc（電源
電位）もしくはVss（接地電位）に設定される。そし
て、電源の投入後、セルプレートが上記設定電位に達す
ると、全てのセルノードはプレート電位に依存してプレ
ート電位に近い電位となる。しかし、同じ電位のセルか
ら情報を読み出した場合でも、センスアンプに接続され
るビット線対（BL,▲▼）のどちらに付随するセル
であるかによって出力データの“1",“0"は異なる。
電位）もしくはVss（接地電位）に設定される。そし
て、電源の投入後、セルプレートが上記設定電位に達す
ると、全てのセルノードはプレート電位に依存してプレ
ート電位に近い電位となる。しかし、同じ電位のセルか
ら情報を読み出した場合でも、センスアンプに接続され
るビット線対（BL,▲▼）のどちらに付随するセル
であるかによって出力データの“1",“0"は異なる。
ここで前述したようなｍ行ｎ列の行列を考えた場合、電
源投入直後の各情報ビットの値は全て“1"か全て“0"の
いずれかになる。この際m,n共に偶数であることから、
算出した水平，垂直パリティは必ず“0"になるべきであ
る。ところが、検査ビットの情報も各情報ビットの値と
同様にセンスアンプに接続されるビット線対のどちらに
付随するかによって異なるため、各情報ビットの内容が
全て“1"である場合には、検査ビットの内容も全て“1"
になってしまう。このため、電源投入後初めてECCを働
かせる前には、情報ビットと検査ビットとの相関がとれ
るような初期化が必要となる。この初期化に要する時間
は、RAMの高集積化が進めば進むほど長くなり、その対
策が望まれている。
源投入直後の各情報ビットの値は全て“1"か全て“0"の
いずれかになる。この際m,n共に偶数であることから、
算出した水平，垂直パリティは必ず“0"になるべきであ
る。ところが、検査ビットの情報も各情報ビットの値と
同様にセンスアンプに接続されるビット線対のどちらに
付随するかによって異なるため、各情報ビットの内容が
全て“1"である場合には、検査ビットの内容も全て“1"
になってしまう。このため、電源投入後初めてECCを働
かせる前には、情報ビットと検査ビットとの相関がとれ
るような初期化が必要となる。この初期化に要する時間
は、RAMの高集積化が進めば進むほど長くなり、その対
策が望まれている。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、電源の投入と同時に情報ビッ
トと検査ビットとを矛盾しない状態にでき、初期化を必
要としないオンチップメモリ検査回路を提供することで
ある。
その目的とするところは、電源の投入と同時に情報ビッ
トと検査ビットとを矛盾しない状態にでき、初期化を必
要としないオンチップメモリ検査回路を提供することで
ある。
すなわち、この発明においては、上記の目的を達成する
ために、ワード線選択アドレスを用いて検査ビットの情
報が常に情報ビットと相関が取れるように変換するスイ
ッチング回路を設けたものである。
ために、ワード線選択アドレスを用いて検査ビットの情
報が常に情報ビットと相関が取れるように変換するスイ
ッチング回路を設けたものである。
以下、この発明の一実施例について図面を参照して説明
する。第１図におけるセンスアンプ11,11の両端にはそ
れぞれ、ビット線対BL,▲▼が接続されるととも
に、図示しない入出力回路が接続される。上記ビット線
対BL,▲▼とワード線WL,WLとの各交差位置には、メ
モリセル12,12,…が配設される。上記各メモリセル12
は、転送用MOSトランジスタＱと情報記憶用キャパシタ
Ｃとから成り、ローデコーダ131,132の出力によって選
択される。上記ローデコーダ131,132にはそれぞれ、ワ
ード線選択アドレス信号 が供給され、この信号 によってビット線対BL,▲▼のどちらに付随するメ
モリセル12を選択するかが選択される。そこで、上記ワ
ード線選択アドレス信号 を用いて、電源投入時に検査ビットが“1"となる側を反
転させてやれば、検査ビットの内容は“0"となり情報ビ
ットとの相関がとれる。例えば、ワード線選択アドレス
信号 を選択した時に検査ビットが“1"となってしまう時の読
み出し回路例を第２図に示す。
する。第１図におけるセンスアンプ11,11の両端にはそ
れぞれ、ビット線対BL,▲▼が接続されるととも
に、図示しない入出力回路が接続される。上記ビット線
対BL,▲▼とワード線WL,WLとの各交差位置には、メ
モリセル12,12,…が配設される。上記各メモリセル12
は、転送用MOSトランジスタＱと情報記憶用キャパシタ
Ｃとから成り、ローデコーダ131,132の出力によって選
択される。上記ローデコーダ131,132にはそれぞれ、ワ
ード線選択アドレス信号 が供給され、この信号 によってビット線対BL,▲▼のどちらに付随するメ
モリセル12を選択するかが選択される。そこで、上記ワ
ード線選択アドレス信号 を用いて、電源投入時に検査ビットが“1"となる側を反
転させてやれば、検査ビットの内容は“0"となり情報ビ
ットとの相関がとれる。例えば、ワード線選択アドレス
信号 を選択した時に検査ビットが“1"となってしまう時の読
み出し回路例を第２図に示す。
第２図において、スイッチ回路14には、検査ビット内の
水平または垂直パリティ情報A,Bが供給され、上記ワー
ド線選択アドレス信号 に基づいて上記水平または垂直パリティ情報A,Bをその
まま次段のエクスクルーシブオアゲート151,152に供給
するか、インバータ161,162により反転して供給するか
を選択する。上記エクスクルーシブオアゲート151,152
の他方の入力端には、算出された水平または垂直パリテ
ィＡ′,B′が供給されており、その出力がアンドゲート
17に供給される。このアンドゲート17の出力は、選択さ
れたメモリセル内の情報Ｃとともにエクスクルーシブオ
アゲート18に供給され、このエクスクルーシブオアゲー
ト18の出力端から誤り検査後のメモリセルへの再書き込
み情報Ｃ′を得るようにして成る。
水平または垂直パリティ情報A,Bが供給され、上記ワー
ド線選択アドレス信号 に基づいて上記水平または垂直パリティ情報A,Bをその
まま次段のエクスクルーシブオアゲート151,152に供給
するか、インバータ161,162により反転して供給するか
を選択する。上記エクスクルーシブオアゲート151,152
の他方の入力端には、算出された水平または垂直パリテ
ィＡ′,B′が供給されており、その出力がアンドゲート
17に供給される。このアンドゲート17の出力は、選択さ
れたメモリセル内の情報Ｃとともにエクスクルーシブオ
アゲート18に供給され、このエクスクルーシブオアゲー
ト18の出力端から誤り検査後のメモリセルへの再書き込
み情報Ｃ′を得るようにして成る。
上記のような構成において、ワード線選択アドレス信号 によりＮチヤネル形のMOSトランジスタQ1,Q2およびQ3,Q
4を導通制御し、ワード線選択アドレス信号 が選択された時にはインバータ161によりパリティを反
転してエクスクルーシブオアゲート151に供給する。そ
して、情報ビットの算出値Ａ′と比較して読み出すべき
情報がエラーか否かを判定し、エラーの時には修正す
る。こうすることにより、電源の投入後に情報ビットと
検査ビットの相関を取ることができる。
4を導通制御し、ワード線選択アドレス信号 が選択された時にはインバータ161によりパリティを反
転してエクスクルーシブオアゲート151に供給する。そ
して、情報ビットの算出値Ａ′と比較して読み出すべき
情報がエラーか否かを判定し、エラーの時には修正す
る。こうすることにより、電源の投入後に情報ビットと
検査ビットの相関を取ることができる。
ところで、読み出し時に検査ビットの内容を反転させる
ならば、検査ビットに情報を蓄える際にも反転させる必
要がある。第３図は、検査ビットに情報を蓄える際に、
ワード線選択アドレス信号 に基づいて算出された水平または垂直パリティＡ′,B′
をそのまま書き込むか反転して書き込むかを選択するた
めの書き込み回路例を示している。すなわち、ワード線
選択信号 によってＮチヤネル形のMOSトランジスタQ5,Q6がそれぞ
れ導通制御され、ワード線選択信号 が“1"レベルの時に水平または垂直パリティＡ′,B′を
インバータ19により反転して検査ビットに供給する。一
方、ワード線選択信号Aiが“1"レベルの時には上記水平
または垂直パリティＡ′,B′をそのまま検査ビットに供
給する。このような回路を用いることにより、ワード線
選択信号 が選択された時の検査ビットに反転情報を蓄えることが
でき、検査ビットと情報ビットとの相関を常にとること
ができる。
ならば、検査ビットに情報を蓄える際にも反転させる必
要がある。第３図は、検査ビットに情報を蓄える際に、
ワード線選択アドレス信号 に基づいて算出された水平または垂直パリティＡ′,B′
をそのまま書き込むか反転して書き込むかを選択するた
めの書き込み回路例を示している。すなわち、ワード線
選択信号 によってＮチヤネル形のMOSトランジスタQ5,Q6がそれぞ
れ導通制御され、ワード線選択信号 が“1"レベルの時に水平または垂直パリティＡ′,B′を
インバータ19により反転して検査ビットに供給する。一
方、ワード線選択信号Aiが“1"レベルの時には上記水平
または垂直パリティＡ′,B′をそのまま検査ビットに供
給する。このような回路を用いることにより、ワード線
選択信号 が選択された時の検査ビットに反転情報を蓄えることが
でき、検査ビットと情報ビットとの相関を常にとること
ができる。
このような構成によれば、ワード線選択アドレス信号を
用いて検査ビットの内容を常に情報ビットの内容と相関
が取れるようにできる。
用いて検査ビットの内容を常に情報ビットの内容と相関
が取れるようにできる。
すなわち、電源投入後、検査ビットの内容が情報ビット
の内容と相関が取れない場合には、検査ビットの内容を
反転して読み出し、あるいは反転して書き込むことによ
り相関が取れたものとみなす。従って、RAMへの電源投
入後の面倒な初期化は不要となり、イニシャライズ時間
を大幅に短縮できる。
の内容と相関が取れない場合には、検査ビットの内容を
反転して読み出し、あるいは反転して書き込むことによ
り相関が取れたものとみなす。従って、RAMへの電源投
入後の面倒な初期化は不要となり、イニシャライズ時間
を大幅に短縮できる。
第４図は、上記第２図に示した読み出し回路の他の構成
例を示すもので、エクスクルーシブオアゲート151,152
により検査ビット内の水平または垂直パリティA,Bと算
出された水平または垂直パリティＡ′,B′とが一致して
いるか否か比較した後に、このエクスクルーシブオアゲ
ート151,152の出力をそのまま用いるか反転して用いる
かをスイッチング回路14によって選択するようにしてい
る。第４図において、前記第３図と同一構成部には同じ
符号を付してその詳細な説明は省略する。
例を示すもので、エクスクルーシブオアゲート151,152
により検査ビット内の水平または垂直パリティA,Bと算
出された水平または垂直パリティＡ′,B′とが一致して
いるか否か比較した後に、このエクスクルーシブオアゲ
ート151,152の出力をそのまま用いるか反転して用いる
かをスイッチング回路14によって選択するようにしてい
る。第４図において、前記第３図と同一構成部には同じ
符号を付してその詳細な説明は省略する。
上記のような構成において、検査ビットの内容が“1"で
あれば情報ビットの算出値と必ず一致しないため、この
ような構成でも前記第２図の回路と同様な動作を行ない
同じ効果が得られる。
あれば情報ビットの算出値と必ず一致しないため、この
ような構成でも前記第２図の回路と同様な動作を行ない
同じ効果が得られる。
なお、この発明は上述した実施例に限定されるものでは
なく、種々の変形が可能であり、例えば第２図，第３図
および第４図におけるＮチヤネル形のMOSトランジスタ
をＰチヤネル形に変え、ワード線選択アドレス信号 に変えても良い。また、第２図，第３図および第４図に
おけるスイッチング回路に変えて、第５図に示すような
エクスクルーシブオア回路20を用いれば、アドレス入力
を１つにすることもできる。
なく、種々の変形が可能であり、例えば第２図，第３図
および第４図におけるＮチヤネル形のMOSトランジスタ
をＰチヤネル形に変え、ワード線選択アドレス信号 に変えても良い。また、第２図，第３図および第４図に
おけるスイッチング回路に変えて、第５図に示すような
エクスクルーシブオア回路20を用いれば、アドレス入力
を１つにすることもできる。
以上説明したようにこの発明によれば、電源の投入と同
時に情報ビットと検査ビットとを矛盾しない状態にで
き、初期化を必要としないオンチップメモリ検査回路が
得られる。
時に情報ビットと検査ビットとを矛盾しない状態にで
き、初期化を必要としないオンチップメモリ検査回路が
得られる。
第１図ないし第３図はそれぞれこの発明の一実施例に係
わるオンチップメモリ検査回路について説明するための
図、第４図および第５図はそれぞれこの発明の他の実施
例について説明するための図、第６図は従来のオンチッ
プメモリ検査回路について説明するための図である。 14……スイッチング回路、 ……ワード線選択アドレス信号、A,B……検査ビット内
の水平または垂直パリティ情報、Ａ′,B′……算出され
た水平または垂直パリティ、Ｃ……選択されたメモリセ
ル内の情報、Ｃ′……誤り検査後のメモリセルへの再書
き込み情報。
わるオンチップメモリ検査回路について説明するための
図、第４図および第５図はそれぞれこの発明の他の実施
例について説明するための図、第６図は従来のオンチッ
プメモリ検査回路について説明するための図である。 14……スイッチング回路、 ……ワード線選択アドレス信号、A,B……検査ビット内
の水平または垂直パリティ情報、Ａ′,B′……算出され
た水平または垂直パリティ、Ｃ……選択されたメモリセ
ル内の情報、Ｃ′……誤り検査後のメモリセルへの再書
き込み情報。
フロントページの続き (72)発明者 古山 透 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 荻原 正毅 神奈川県川崎市川崎区東田町２の11 東芝 マイコンエンジニアリング株式会社内 (56)参考文献 特開 昭58−182194（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基板上に水平垂直パリティ方式の誤
り訂正回路を設けたダイナミックRAMにおいて、ワード
線選択アドレス信号に基づいて選択されたセルがビット
線対のどちらに付随するかに応じて、検査ビットから読
み出した水平および垂直パリティ情報、および検査ビッ
トに書き込む水平および垂直パリティ情報を反転させる
か否かを選択するスイッチング回路を設け、データの読
み出し時には、このスイッチング回路の出力と算出され
た水平および垂直パリティ情報とを比較して読み出すべ
き情報ビットのデータがエラーか否かを判定し、エラー
の時は情報ビットのデータを修正して再書き込みすると
ともに、データの書き込み時には、このスイッチング回
路の出力を上記水平および垂直パリティ情報として検査
ビットに書き込むことにより、情報ビットの情報と検査
ビットの情報との相関を取ることを特徴とするオンチッ
プメモリ検査回路。 - 【請求項２】前記スイッチング回路は、ワード線選択ア
ドレス信号に基づいて検査ビットの水平および垂直パリ
ティ情報を反転させるか否かを選択し、検査ビットの情
報と情報ビットの情報とのロジックを合わせるものであ
ることを特徴とする特許請求の範囲第１項記載のオンチ
ップメモリ検査回路。 - 【請求項３】前記スイッチング回路は、誤り訂正信号を
ワード線選択アドレス信号に対応して切り換えることに
より、検査ビットの水平および垂直パリティ情報と情報
ビットの情報との相関を取るものであることを特徴とす
る特許請求の範囲第１項記載のオンチップメモリ検査回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202387A JPH0685280B2 (ja) | 1985-09-12 | 1985-09-12 | オンチップメモリ検査回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60202387A JPH0685280B2 (ja) | 1985-09-12 | 1985-09-12 | オンチップメモリ検査回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6262499A JPS6262499A (ja) | 1987-03-19 |
| JPH0685280B2 true JPH0685280B2 (ja) | 1994-10-26 |
Family
ID=16456648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60202387A Expired - Lifetime JPH0685280B2 (ja) | 1985-09-12 | 1985-09-12 | オンチップメモリ検査回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685280B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5935319B2 (ja) * | 2011-12-26 | 2016-06-15 | 富士通株式会社 | 回路エミュレーション装置、回路エミュレーション方法及び回路エミュレーションプログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182194A (ja) * | 1982-04-20 | 1983-10-25 | Nec Corp | ダイナミツクメモリ集積回路 |
-
1985
- 1985-09-12 JP JP60202387A patent/JPH0685280B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6262499A (ja) | 1987-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |