JPS6374033A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
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- JPS6374033A JPS6374033A JP21815686A JP21815686A JPS6374033A JP S6374033 A JPS6374033 A JP S6374033A JP 21815686 A JP21815686 A JP 21815686A JP 21815686 A JP21815686 A JP 21815686A JP S6374033 A JPS6374033 A JP S6374033A
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- ito
- forming method
- electrode
- pattern forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、液晶表示素子のパターン形成方法に関し、特
に工程の簡略化を計ったパターン形成方法に関する。
に工程の簡略化を計ったパターン形成方法に関する。
［従来の技術］
従来より、ＩＴＯ［インジウム・チン・オキサイド（Ｉ
ｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ） ］膜は透明導Ｎ、
膜として最もよく用いられ、そのパターン形成されたＩ
ＴＯ電極は液晶表示素子の電極として欠かせないものと
なっている。ＩＴＯｆｆｉ極のパターン形成は、基板上
にレジストを塗布し、露光、現像の後、エツチング、レ
ジスト剥離とし）うフォトリソグラフィーの技術を用い
て行なわれるのが一般的である。
ｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ） ］膜は透明導Ｎ、
膜として最もよく用いられ、そのパターン形成されたＩ
ＴＯ電極は液晶表示素子の電極として欠かせないものと
なっている。ＩＴＯｆｆｉ極のパターン形成は、基板上
にレジストを塗布し、露光、現像の後、エツチング、レ
ジスト剥離とし）うフォトリソグラフィーの技術を用い
て行なわれるのが一般的である。
また、最近、大基板に微細なパターンを形成する傾向が
高まると共に、ＩＴＯ電極の低抵抗化が必要とされてい
る。このために、ＩＴＯ電極の上にＣｒやＮｉ等の金属
を蒸着し、該ＩＴＯ’７１ｉ極の一部分に前記フォトリ
ソグラフィーの技術を用いてパターニングし、電極の配
線抵抗を低下させる方法が行われている。しかしながら
、このような金属配線を形成したＩＴＯの電極では、フ
ォトリソグラフィーの工程を２回経るため、現像後のシ
ョートやエツチング残が発生する可能性を高め、歩留り
低下の原因となっている。
高まると共に、ＩＴＯ電極の低抵抗化が必要とされてい
る。このために、ＩＴＯ電極の上にＣｒやＮｉ等の金属
を蒸着し、該ＩＴＯ’７１ｉ極の一部分に前記フォトリ
ソグラフィーの技術を用いてパターニングし、電極の配
線抵抗を低下させる方法が行われている。しかしながら
、このような金属配線を形成したＩＴＯの電極では、フ
ォトリソグラフィーの工程を２回経るため、現像後のシ
ョートやエツチング残が発生する可能性を高め、歩留り
低下の原因となっている。
また、ＩＴＯ電極と金属配線とは段差を有し、液晶の多
くはこの段差によって配向が乱されることはあまりない
が、一部のスメクチック液晶、例えば強誘電性液晶など
では、このような僅かな段差によっても配向欠陥が生ず
ると考えられている。
くはこの段差によって配向が乱されることはあまりない
が、一部のスメクチック液晶、例えば強誘電性液晶など
では、このような僅かな段差によっても配向欠陥が生ず
ると考えられている。
したがって、このような段差に起因する配向欠陥は表示
素子として好ましくなく１この解決か求められていてい
る現状である。
素子として好ましくなく１この解決か求められていてい
る現状である。
［発明が解決しようとする問題点］
未発りｊは、上述の従来例の欠点を除去し、歩留りが良
好で配向欠陥が生ずることがないパターン形成方法を提
供すると共に液晶表示素子のパターン形成の工程を簡略
化することを目的とするものである。
好で配向欠陥が生ずることがないパターン形成方法を提
供すると共に液晶表示素子のパターン形成の工程を簡略
化することを目的とするものである。
［問題点を解決するための手段］
即ち、本発明はＩＴＯ電極を有する２枚の基板と、その
間に挟持された液晶材を有する液晶素子のパターン形成
方法において、基板上にパターニングされたＩＴＯ電極
の一部を選択的に口元し、該ＩＴＯ電極を低抵抗化する
ことを特徴とするパターン形成方法である。
間に挟持された液晶材を有する液晶素子のパターン形成
方法において、基板上にパターニングされたＩＴＯ電極
の一部を選択的に口元し、該ＩＴＯ電極を低抵抗化する
ことを特徴とするパターン形成方法である。
以下、本発明を図面に基づいて詳細に説明する。
第１図（ａ）〜（ｅ）は、本発明のパターン形成方法の
１例を示す工程図である。各図の順序に従って工程を説
明すると、まず第１図（ａ）に示される如く、ガラス基
板１上にＩＴＯｆｉ２をスパッタリング蒸着し、これに
レジスト３を塗布する１次にｐ５１図（ｂ）に示される
如く、マスク露光し、エツチングを行う。これを第１図
（Ｃ）に示される如く水素イオン４が存在する水素プラ
ズマ雰囲気下において、一定時間、例えば約３０分間曝
す。その結果第１図（ｄ）に示される如＜、ＩＴＯ露出
部５から還元が起こり、これを第１図（ｅ）に示される
如く、レジスト除去すると目的とする低抵抗化したＩＴ
Ｏ６のパターンが形成される。
１例を示す工程図である。各図の順序に従って工程を説
明すると、まず第１図（ａ）に示される如く、ガラス基
板１上にＩＴＯｆｉ２をスパッタリング蒸着し、これに
レジスト３を塗布する１次にｐ５１図（ｂ）に示される
如く、マスク露光し、エツチングを行う。これを第１図
（Ｃ）に示される如く水素イオン４が存在する水素プラ
ズマ雰囲気下において、一定時間、例えば約３０分間曝
す。その結果第１図（ｄ）に示される如＜、ＩＴＯ露出
部５から還元が起こり、これを第１図（ｅ）に示される
如く、レジスト除去すると目的とする低抵抗化したＩＴ
Ｏ６のパターンが形成される。
次に第２図は本発明のパターン形成方法により形成され
たＩＴＯ電極の１例を示す断面図で、ＩＴＯ膜を酸化処
理してＩＴＯを高抵抗化して形成した電極パターンの例
を示すものである。すなわち、ガラス基板ｌ上にスパッ
タリングで蒸着されたＩＴＯ膜２を酸素プラズマ雰囲気
下に曝し、７で示す如く選択的に高抵抗化したＩＴＯの
絶縁層を形成し、ＩＴＯ電極をパターン形成する０次に
、これを水素プラズマ雰囲気中で処理し、該ＩＴＯ電極
を部分的に還元し、低抵抗化する。この方法ては、フォ
トリソグラフィーの工程は不用となる。
たＩＴＯ電極の１例を示す断面図で、ＩＴＯ膜を酸化処
理してＩＴＯを高抵抗化して形成した電極パターンの例
を示すものである。すなわち、ガラス基板ｌ上にスパッ
タリングで蒸着されたＩＴＯ膜２を酸素プラズマ雰囲気
下に曝し、７で示す如く選択的に高抵抗化したＩＴＯの
絶縁層を形成し、ＩＴＯ電極をパターン形成する０次に
、これを水素プラズマ雰囲気中で処理し、該ＩＴＯ電極
を部分的に還元し、低抵抗化する。この方法ては、フォ
トリソグラフィーの工程は不用となる。
上記の様に本発明は、液晶表示素子のＩＴＯ電極の低抵
抗化のため、該ＩＴｏ電極を水素プラズマ等の還元性雰
囲気中で選択的に還元し、配線抵抗を低下させることを
特徴とするものである。
抗化のため、該ＩＴｏ電極を水素プラズマ等の還元性雰
囲気中で選択的に還元し、配線抵抗を低下させることを
特徴とするものである。
一方、本発明において、基板上にパターニングされたＩ
ＴＯ電極の一部を選択的に還元する方法として、ＩＴＯ
電極を還元性雰囲気中においてビーム加熱することによ
り行うことがてきる。ビーム加熱の方法としてはレーザ
ー光の照射が好ましい。
ＴＯ電極の一部を選択的に還元する方法として、ＩＴＯ
電極を還元性雰囲気中においてビーム加熱することによ
り行うことがてきる。ビーム加熱の方法としてはレーザ
ー光の照射が好ましい。
その具体例を示すと、ルビレーザー、ＹＡＧレーザ−、
ヘリウム・ネオンレーザ−等が好ましい。
ヘリウム・ネオンレーザ−等が好ましい。
本発明において用いられる液晶材としてはカイラルスメ
クチックＣ相を有する強誘電性液晶が好ましい。
クチックＣ相を有する強誘電性液晶が好ましい。
また、本発明の方法によりパターニングされたＩＴＯ電
極群を有するノ、（板は、対向する２枚の基板の間に挟
持された液晶材を有する液晶表示素子の少なくとも一方
の基板として使用することができる。
極群を有するノ、（板は、対向する２枚の基板の間に挟
持された液晶材を有する液晶表示素子の少なくとも一方
の基板として使用することができる。
［作 用］
本発明は、基板上にパターニングされたＩＴＯ電極の一
部を選択的に還元し、該ＩＴＯＴＬ極を低抵抗化するの
で、従来技術に比べ、フォトリソグラフィーの工程が減
るため、現像後の’ｉｉ極のショート及びエツチング残
りによる形状の乱れを減少させ、歩留り良く製造する市
が可能であり、さらに液晶表示素子などに必要とされる
均一なセル厚を実現することが可能となる。
部を選択的に還元し、該ＩＴＯＴＬ極を低抵抗化するの
で、従来技術に比べ、フォトリソグラフィーの工程が減
るため、現像後の’ｉｉ極のショート及びエツチング残
りによる形状の乱れを減少させ、歩留り良く製造する市
が可能であり、さらに液晶表示素子などに必要とされる
均一なセル厚を実現することが可能となる。
また、本発明において、水素プラズマ等の還元性雰囲気
中でＩＴＯの抵抗が減少する理由は次のように考えられ
る。即ち、第３図に示されるように、本来ＩＴＯはＩｎ
、０３の約４ｅＶのバンドギャップの上端（コンダクシ
ョンバンド底端）ＥＣ付近に酸素欠陥やＳｎ’◆による
ドナー準位Ｅｏを有するハント構造になっている。ＩＴ
Ｏの導電性はこのドナー準位からの電子供給によるもの
である。上記の説明において、抵抗値が変化したのは、
酸素原子が水素と結合して、ＩＴＯから遊離し、ＩＴＯ
自体の酸素欠陥密度が大になるためと考えられる。実際
、実験によるとＩＴＯの抵抗値は約１桁低くなっている
。
中でＩＴＯの抵抗が減少する理由は次のように考えられ
る。即ち、第３図に示されるように、本来ＩＴＯはＩｎ
、０３の約４ｅＶのバンドギャップの上端（コンダクシ
ョンバンド底端）ＥＣ付近に酸素欠陥やＳｎ’◆による
ドナー準位Ｅｏを有するハント構造になっている。ＩＴ
Ｏの導電性はこのドナー準位からの電子供給によるもの
である。上記の説明において、抵抗値が変化したのは、
酸素原子が水素と結合して、ＩＴＯから遊離し、ＩＴＯ
自体の酸素欠陥密度が大になるためと考えられる。実際
、実験によるとＩＴＯの抵抗値は約１桁低くなっている
。
したかって、］二記ＩＴＯ導電性の理由から考えて、Ｉ
ＴＯを酸素プラズマに曝すと酸素欠陥が埋められ、ドナ
ー準位及び電子密度が減少し、ＩＴＯの抵抗値が高めら
れ、絶縁層を形成するものと推定される。
ＴＯを酸素プラズマに曝すと酸素欠陥が埋められ、ドナ
ー準位及び電子密度が減少し、ＩＴＯの抵抗値が高めら
れ、絶縁層を形成するものと推定される。
［実施例］
以下、実施例を示し未発ＩＩをさらに具体的に説明する
。
。
実施例１
第１図（ａ）〜（ｅ）に示す方法てパターン形成を行っ
た。
た。
ガラス基板上にスパッタリング蒸若法により厚さ１００
０人の［ＴＯ膜を戊！模した。
０人の［ＴＯ膜を戊！模した。
次いで、前記ＩＴＯＩＩＱ上にフォトレジストをＰｐ、
布し、マスクを通して露光を行い、現像し、ＩＴＯ膜表
面にレジストパターンを形成した。
布し、マスクを通して露光を行い、現像し、ＩＴＯ膜表
面にレジストパターンを形成した。
次いで、該基板を水素プラズマ中に、約３０分間曝した
後１表面に残っているレジストを除去してｒＴｏ電極群
を得た。
後１表面に残っているレジストを除去してｒＴｏ電極群
を得た。
低抵抗化したＩＴＯの抵抗値は１０２Ω／口、また元の
ＩＴＯの抵抗値は１０６Ω／口てあった。
ＩＴＯの抵抗値は１０６Ω／口てあった。
次に、配向膜としてポリイミドを８００人の厚さに塗布
した。
した。
得られた基板の配向膜にラビング処理を行った後、基板
を２枚−軸性配向軸が互に平行になる様に対向させて、
セル厚１．５μｍになる様に間隙を設けてシール材で貼
着し、強誘電性液晶であるチッソ社製のＣ３−１０１１
を注入したところ、均一なモノドメインの液晶素子を得
ることができた。
を２枚−軸性配向軸が互に平行になる様に対向させて、
セル厚１．５μｍになる様に間隙を設けてシール材で貼
着し、強誘電性液晶であるチッソ社製のＣ３−１０１１
を注入したところ、均一なモノドメインの液晶素子を得
ることができた。
また、得られた液晶素子を数週間使用しても両面は良好
で品質の低下は認められなかった。
で品質の低下は認められなかった。
実施例２
ガラス基板上にスパッタリング蒸若法により厚さ１００
０人のＩＴＯ１１ｍを成膜した。
０人のＩＴＯ１１ｍを成膜した。
次いで、前記基板を密閉容器に収容し、容器内に酸素：
窒素＝ｌ：１の混合気体を導入し、ＩＴＯ膜上にＹＡＧ
レーザー光を１分間照射したところ、被照射部分は抵抗
値１０″Ω／口の高抵抗の領域が形成された。尚、未照
射部分の抵抗値は１０４Ω／口であった。
窒素＝ｌ：１の混合気体を導入し、ＩＴＯ膜上にＹＡＧ
レーザー光を１分間照射したところ、被照射部分は抵抗
値１０″Ω／口の高抵抗の領域が形成された。尚、未照
射部分の抵抗値は１０４Ω／口であった。
次いで、該基板を水素プラズマ中に約ＩＯ分間曝して、
低抵抗化したｆＴｏを前記高抵抗の領域に隣接して設け
た。低抵抗化したＩＴＯの抵抗値は１０２Ω／口であっ
た。
低抵抗化したｆＴｏを前記高抵抗の領域に隣接して設け
た。低抵抗化したＩＴＯの抵抗値は１０２Ω／口であっ
た。
次いで、配向膜としてボッイミドを８００人の厚さに塗
布して、ストライブ状のＩＴＯの透明電極を形成した基
板を得た。
布して、ストライブ状のＩＴＯの透明電極を形成した基
板を得た。
Ｉすられた配向膜にラビング処理を行った後、基板を２
枚用いて一軸性配向軸が互に平行になる様に対抗させて
、セル厚 １．’Ｂ、ｍになる様に間隙を設けてシール
材で貼着し、実施例１と同様の液晶を注入したところ、
均一なモノドメインの液晶素子を得ることができた。
枚用いて一軸性配向軸が互に平行になる様に対抗させて
、セル厚 １．’Ｂ、ｍになる様に間隙を設けてシール
材で貼着し、実施例１と同様の液晶を注入したところ、
均一なモノドメインの液晶素子を得ることができた。
［発明の効果］
以上説明した通り、本発明のパターン形成方法によれば
、 ＩＴＯ電極のパターン形成において水素プラズマ等
の還元性雰囲気中でＩＴＯ電極の一部を選択的に還元し
、導電率を変えることにより、フォトリソグラフィーの
工程が不用となり、歩留りの向上するプロセスが実現で
きる。
、 ＩＴＯ電極のパターン形成において水素プラズマ等
の還元性雰囲気中でＩＴＯ電極の一部を選択的に還元し
、導電率を変えることにより、フォトリソグラフィーの
工程が不用となり、歩留りの向上するプロセスが実現で
きる。
ｆｆ１１図（ａ）〜（ｅ）は本発明のパターン形成方法
の１例を示す工程図、第２図は本発明の方法により形成
されたＩＴＯ電極の１例を示す断面図および第３図はＩ
ＴＯのエネルギーバンドを示す説明図である。 ｌ・・・ガラス基板 ２・・・ｒＴＯＭ３・・・レ
ジスト ４・・・水素イオン５・・・ＩＴＯ露出
部 ６・・・低抵抗化したＩＴＯ７・・・絶縁層 Ｅｃ・・・コンダクションバント底端 Ｅ、・・・トナー準位 Ｅｖ・・・バレンスパント上端 Ｅ６・・・エネルギーギャップ
の１例を示す工程図、第２図は本発明の方法により形成
されたＩＴＯ電極の１例を示す断面図および第３図はＩ
ＴＯのエネルギーバンドを示す説明図である。 ｌ・・・ガラス基板 ２・・・ｒＴＯＭ３・・・レ
ジスト ４・・・水素イオン５・・・ＩＴＯ露出
部 ６・・・低抵抗化したＩＴＯ７・・・絶縁層 Ｅｃ・・・コンダクションバント底端 Ｅ、・・・トナー準位 Ｅｖ・・・バレンスパント上端 Ｅ６・・・エネルギーギャップ
Claims (7)
- （１）ＩＴＯ電極を有する２枚の基板と、その間に挟持
された液晶材を有する液晶素子のパターン形成方法にお
いて、基板上にパターニングされたＩＴＯ電極の一部を
選択的に還元し、該ＩＴＯ電極を低抵抗化することを特
徴とするパターン形成方法。 - （２）前記ＩＴＯ電極が基板上に蒸着されたＩＴＯ膜の
フォトレジストにより形成された電極パターンである特
許請求の範囲第１項記載のパターン形成方法。 - （３）前記ＩＴＯ電極が基板上に蒸着されたＩＴＯ膜を
選択的に酸化して形成された絶縁層により区画されてな
る電極パターンである特許請求の範囲第１項記載のパタ
ーン形成方法。 - （４）前記ＩＴＯ電極を水素プラズマ中で選択的に還元
を行う特許請求の範囲第１項記載のパターン形成方法。 - （５）前記ＩＴＯ電極を還元雰囲気中においてビーム加
熱により選択的に還元を行う特許請求の範囲第１項記載
のパターン形成方法。 - （６）ビーム加熱がレーザー光の照射である特許請求の
範囲第１項記載のパターン形成方法。 - （７）液晶材がカイラルスメクチックＣ相を有する強誘
電性液晶である特許請求の範囲第１項記載のパターン形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21815686A JPS6374033A (ja) | 1986-09-18 | 1986-09-18 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21815686A JPS6374033A (ja) | 1986-09-18 | 1986-09-18 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6374033A true JPS6374033A (ja) | 1988-04-04 |
Family
ID=16715515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21815686A Pending JPS6374033A (ja) | 1986-09-18 | 1986-09-18 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6374033A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296511A (ja) * | 1988-05-25 | 1989-11-29 | Gunze Ltd | 透明導電膜における着色表示部の形成方法とその装置 |
| US5091792A (en) * | 1990-04-13 | 1992-02-25 | International Business Machines Corporation | Liquid crystal display having reduced ito shading material and method of manufacturing same |
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| WO1998029902A1 (en) * | 1996-12-27 | 1998-07-09 | Radiant Technologies, Inc. | Method for restoring the resistance of indium oxide semiconductors after heating while in sealed structures |
| US5808315A (en) * | 1992-07-21 | 1998-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having transparent conductive film |
| US5840620A (en) * | 1994-06-15 | 1998-11-24 | Seager; Carleton H. | Method for restoring the resistance of indium oxide semiconductors after heating while in sealed structures |
| FR2780810A1 (fr) * | 1998-07-06 | 2000-01-07 | United Microelectronics Corp | Procede de fabrication de resistances dans des circuits integres |
| US6608353B2 (en) | 1992-12-09 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having pixel electrode connected to a laminate structure |
| JP2009521103A (ja) * | 2005-12-23 | 2009-05-28 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 電流拡大層を有する発光ダイオードチップおよび発光ダイオードチップの製造方法 |
| JP2018163339A (ja) * | 2017-03-13 | 2018-10-18 | グッドリッチ コーポレイション | 光学基板のコーティング方法、および窓 |
-
1986
- 1986-09-18 JP JP21815686A patent/JPS6374033A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7045399B2 (en) | 1992-12-09 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US6608353B2 (en) | 1992-12-09 | 2003-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having pixel electrode connected to a laminate structure |
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| US7105898B2 (en) | 1992-12-09 | 2006-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7547916B2 (en) | 1992-12-09 | 2009-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7897972B2 (en) | 1992-12-09 | 2011-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US8294152B2 (en) | 1992-12-09 | 2012-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit including pixel electrode comprising conductive film |
| US5840620A (en) * | 1994-06-15 | 1998-11-24 | Seager; Carleton H. | Method for restoring the resistance of indium oxide semiconductors after heating while in sealed structures |
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| JP2018163339A (ja) * | 2017-03-13 | 2018-10-18 | グッドリッチ コーポレイション | 光学基板のコーティング方法、および窓 |
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