JPH0691738B2 - スイッチングレギュレ−タ - Google Patents
スイッチングレギュレ−タInfo
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- JPH0691738B2 JPH0691738B2 JP58191368A JP19136883A JPH0691738B2 JP H0691738 B2 JPH0691738 B2 JP H0691738B2 JP 58191368 A JP58191368 A JP 58191368A JP 19136883 A JP19136883 A JP 19136883A JP H0691738 B2 JPH0691738 B2 JP H0691738B2
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- JP
- Japan
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Links
- 238000009499 grossing Methods 0.000 claims description 11
- 230000010355 oscillation Effects 0.000 claims description 9
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000004069 differentiation Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 本発明は、スイッチングレギュレータに関する。
従来例のスイッチングレギュレータには、第１図に示す
ものがある。このスイッチングレギュレータは、所定の
周波数で発振する発振回路１と、この発振回路１の出力
を積分する回路２と、前記積分回路１の出力をエラー電
圧と比較しパルス列を発生する回路３と、前記比較回路
３の出力に応答してスイッチング素子を駆動するプリド
ライブ段４と、プリドライブ段４の出力により出力電流
を直接スイッチング制御する手段５と、前記スイッチン
グ制御手段５の出力を平滑する手段６と、同じく前記制
御手段５の出力の一部と基準電圧74とを比較し、これら
の間の誤差を増幅し前記エラー電圧を出力する帰還回路
７とを有する。平滑回路６はインダクタンス61とコンデ
ンサ62とを含み、帰還回路７は、平滑回路６の出力を分
圧する抵抗71,72と、この分電圧と基準電圧との誤差を
増幅するエラーアンプ73とを含む。ところで、このスイ
ッチングレギュレータは、第２図（ａ）に示すように発
振回路１から矩形波出力S1を出力し、積分回路２はこの
矩形波出力S1に応答して第２図（ｂ）に示すような三角
波出力S2を出力する。比較回路３は三角波出力S2とエラ
ー電圧S3とを比較して第２図（ｃ）に示すような比較出
力S4を出力する。この比較出力S4はプリドライブ段４に
与えられ、このプリドライブ段４は第２図（ｄ）に示す
ような出力S5を出力し、これによりスイッチング制御手
段５は出力電流をスイッチング制御して第２図（ｅ）に
示すような制御出力S6を平滑手段６に与える。このスイ
ッチング素子５は負荷電流を直接スイッチングするた
め、大電流容量，高速スイッチング可能なバイポーラト
ランジスタまたはMOSトランジスタが望ましい。帰還回
路７は平滑手段６の平滑出力と基準電圧74との差に応じ
たエラー電圧S3を出力し、これにより出力S4のスイッチ
ングのパルス幅を制御して一定の出力電圧Vregが得られ
るようにしている。ところが、このようなスイッチング
レギュレータでは電源電圧Vccや出力電圧Vreg、負荷電
流の大きさによってはエラーアンプ73の一方の入力端子
への入力が変動し、これによりエラー電圧S3が第２図
（ｂ）の破線や鎖線に示すように三角波S2のピークの絶
対値近傍またはこれを越えることにより比較出力S4の幅
が極端に狭くなるかあるいはその逆になったり、または
比較出力S4がハイレベルかローレベルのままとなった場
合には正常なスイッチング動作（オンオフ駆動）が行な
えなくなる。即ち、帰還回路のフィルタ時定数やループ
利得の選びかたにてエラー電圧S3にジッタ成分があると
き、負荷電流を制御するスイッチング素子５の遅延によ
るスイッチング制御幅の誤差、積分回路出力の三角波S2
の不揃い、ノイズ等によりスイッチングが異常を起こ
す。特に、制御出力S6のパルス幅が非常に短いときスイ
ッチング素子５の遅延による制御幅広がりの性質から幅
の広いパルスと幅の狭いパルスとが交互に繰り返され安
定し、極端な場合には１つおきに制御出力のパルスが欠
落してしまう場合がある。ところが、一般に、周辺回路
の悪影響を考慮し発振周波数をある一定した値に選ぶ場
合が多く、このようなパルスの欠落は制御出力において
更に低い周波数成分を発生することとなる。これは、平
滑回路でも完全にとりきれないことがあり、電源を通じ
て新たな悪影響を与えることとなる。
ものがある。このスイッチングレギュレータは、所定の
周波数で発振する発振回路１と、この発振回路１の出力
を積分する回路２と、前記積分回路１の出力をエラー電
圧と比較しパルス列を発生する回路３と、前記比較回路
３の出力に応答してスイッチング素子を駆動するプリド
ライブ段４と、プリドライブ段４の出力により出力電流
を直接スイッチング制御する手段５と、前記スイッチン
グ制御手段５の出力を平滑する手段６と、同じく前記制
御手段５の出力の一部と基準電圧74とを比較し、これら
の間の誤差を増幅し前記エラー電圧を出力する帰還回路
７とを有する。平滑回路６はインダクタンス61とコンデ
ンサ62とを含み、帰還回路７は、平滑回路６の出力を分
圧する抵抗71,72と、この分電圧と基準電圧との誤差を
増幅するエラーアンプ73とを含む。ところで、このスイ
ッチングレギュレータは、第２図（ａ）に示すように発
振回路１から矩形波出力S1を出力し、積分回路２はこの
矩形波出力S1に応答して第２図（ｂ）に示すような三角
波出力S2を出力する。比較回路３は三角波出力S2とエラ
ー電圧S3とを比較して第２図（ｃ）に示すような比較出
力S4を出力する。この比較出力S4はプリドライブ段４に
与えられ、このプリドライブ段４は第２図（ｄ）に示す
ような出力S5を出力し、これによりスイッチング制御手
段５は出力電流をスイッチング制御して第２図（ｅ）に
示すような制御出力S6を平滑手段６に与える。このスイ
ッチング素子５は負荷電流を直接スイッチングするた
め、大電流容量，高速スイッチング可能なバイポーラト
ランジスタまたはMOSトランジスタが望ましい。帰還回
路７は平滑手段６の平滑出力と基準電圧74との差に応じ
たエラー電圧S3を出力し、これにより出力S4のスイッチ
ングのパルス幅を制御して一定の出力電圧Vregが得られ
るようにしている。ところが、このようなスイッチング
レギュレータでは電源電圧Vccや出力電圧Vreg、負荷電
流の大きさによってはエラーアンプ73の一方の入力端子
への入力が変動し、これによりエラー電圧S3が第２図
（ｂ）の破線や鎖線に示すように三角波S2のピークの絶
対値近傍またはこれを越えることにより比較出力S4の幅
が極端に狭くなるかあるいはその逆になったり、または
比較出力S4がハイレベルかローレベルのままとなった場
合には正常なスイッチング動作（オンオフ駆動）が行な
えなくなる。即ち、帰還回路のフィルタ時定数やループ
利得の選びかたにてエラー電圧S3にジッタ成分があると
き、負荷電流を制御するスイッチング素子５の遅延によ
るスイッチング制御幅の誤差、積分回路出力の三角波S2
の不揃い、ノイズ等によりスイッチングが異常を起こ
す。特に、制御出力S6のパルス幅が非常に短いときスイ
ッチング素子５の遅延による制御幅広がりの性質から幅
の広いパルスと幅の狭いパルスとが交互に繰り返され安
定し、極端な場合には１つおきに制御出力のパルスが欠
落してしまう場合がある。ところが、一般に、周辺回路
の悪影響を考慮し発振周波数をある一定した値に選ぶ場
合が多く、このようなパルスの欠落は制御出力において
更に低い周波数成分を発生することとなる。これは、平
滑回路でも完全にとりきれないことがあり、電源を通じ
て新たな悪影響を与えることとなる。
本発明は、前記変動があっても常に正常なスイッチング
動作が行なえるようにすることを目的とする。
動作が行なえるようにすることを目的とする。
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。第３図は、この実施例の回路図であり、第１図と
対応する部分には同一の符号を付す。第３図において、
１は発振回路、２は積分回路、３は比較回路、４はプリ
ドライブ段、５はスイッチング制御手段、６は平滑手
段、７は帰還回路である。この実施例は発振回路１の出
力を該出力の半サイクル毎に微分して波形整形する微分
回路８を有する。この微分回路８はこの微分により第１
の微分出力S71を前記積分回路２の出力の最大ピーク時
に、また第２の微分出力S72を前記積分回路２の出力の
最小ピーク時にそれぞれ出力する。また、この実施例で
は、比較回路３の出力S4、微分回路８の前記第１微分出
力S71、および前記第２微分出力S72を共に入力し、第１
微分出力S71を内部で反転した出力がオンで、かつ、前
記比較回路３の出力S4と前記第２微分出力S72のいずれ
かがオンの期間に、このオン期間の信号S4′を電源電流
供給状態を指示する信号としてプリドライブ段４を介し
てスイッチング制御手段５に加えるゲート制御回路９を
有する。このゲート制御回路９はオア回路91と、インバ
ータ回路92と、アンド回路93とを有する。
する。第３図は、この実施例の回路図であり、第１図と
対応する部分には同一の符号を付す。第３図において、
１は発振回路、２は積分回路、３は比較回路、４はプリ
ドライブ段、５はスイッチング制御手段、６は平滑手
段、７は帰還回路である。この実施例は発振回路１の出
力を該出力の半サイクル毎に微分して波形整形する微分
回路８を有する。この微分回路８はこの微分により第１
の微分出力S71を前記積分回路２の出力の最大ピーク時
に、また第２の微分出力S72を前記積分回路２の出力の
最小ピーク時にそれぞれ出力する。また、この実施例で
は、比較回路３の出力S4、微分回路８の前記第１微分出
力S71、および前記第２微分出力S72を共に入力し、第１
微分出力S71を内部で反転した出力がオンで、かつ、前
記比較回路３の出力S4と前記第２微分出力S72のいずれ
かがオンの期間に、このオン期間の信号S4′を電源電流
供給状態を指示する信号としてプリドライブ段４を介し
てスイッチング制御手段５に加えるゲート制御回路９を
有する。このゲート制御回路９はオア回路91と、インバ
ータ回路92と、アンド回路93とを有する。
次に、動作を第４図を参照しながら説明する。第４図
（ａ）は発振回路１の矩形波出力S1を示し、第４図
（ｂ）は積分回路の２の三角波出力S2を示す。先ず、比
較回路３に入力されるエラー電圧S3が第４図（ｂ）の実
線に示すレベルにある場合は比較回路３の比較出力S4中
に微分回路８の第２微分出力S72が含まれるのでゲート
制御回路９のオア回路91の出力は比較出力S4があらわれ
る。また、インバータ回路92の出力は第１微分出力S71
を反転してなる出力であるので、アンド回路93の出力は
前記比較出力S4があらわれることになる。したがって、
この場合は従来例と同様になる。ところが、前記エラー
電圧S3のレベルが例えば第４図（ｂ）の破線にまで下が
ってきた場合には比較回路３の比較出力S4がパルス幅が
極端に短くなるかまたは完全にローレベルとなってあら
われなくなりオア回路91の一方の入力部にはこの比較出
力S4が入力されなくなる。このような場合、オア回路91
の他方の入力部には第２微分出力S72が入力されている
のでアンド回路93の一方の入力部にはこの第２微分出力
S72が入力される。したがって、アンド回路93の出力部
からは第２微分出力S72が出力S4′（パルス幅は第２微
分出力S72に等しい）として出力され、プリドライブ段
４はこの出力S4′によりオンオフ駆動され、スイッチン
グ制御手段を駆動する。他方、前記エラー電圧S3のレベ
ルが例えば第４図（ｂ）の鎖線にまで上がってきた場合
には比較回路３の比較出力S4はパルス幅が極端に長くな
るかまたはすべてハイレベルとなり、アンド回路93の一
方の入力部にはハイレベルの期間が非常に長いかまたは
すべてハイレベルの比較出力S4が入力されるが、その他
方の入力部にはインバータ回路92の出力が入力される。
したがって、アンド回路93の出力部からは第１微分出力
S71を反転してなる出力S4′（パルス幅の長さは発振回
路１の矩形波出力S1の１サイクルよりも第１微分出力S7
1分だけみじかい）が出力される。したがって、この場
合にも，プリドライブ段４はこの出力S4′によりオンオ
フ駆動される。このようにして、この実施例によればエ
ラー電圧S3のレベルがどのように変動しても微分回路８
とゲート制御回路９とにより必ずスイッチング手段４を
オンオフ駆動させることができる。
（ａ）は発振回路１の矩形波出力S1を示し、第４図
（ｂ）は積分回路の２の三角波出力S2を示す。先ず、比
較回路３に入力されるエラー電圧S3が第４図（ｂ）の実
線に示すレベルにある場合は比較回路３の比較出力S4中
に微分回路８の第２微分出力S72が含まれるのでゲート
制御回路９のオア回路91の出力は比較出力S4があらわれ
る。また、インバータ回路92の出力は第１微分出力S71
を反転してなる出力であるので、アンド回路93の出力は
前記比較出力S4があらわれることになる。したがって、
この場合は従来例と同様になる。ところが、前記エラー
電圧S3のレベルが例えば第４図（ｂ）の破線にまで下が
ってきた場合には比較回路３の比較出力S4がパルス幅が
極端に短くなるかまたは完全にローレベルとなってあら
われなくなりオア回路91の一方の入力部にはこの比較出
力S4が入力されなくなる。このような場合、オア回路91
の他方の入力部には第２微分出力S72が入力されている
のでアンド回路93の一方の入力部にはこの第２微分出力
S72が入力される。したがって、アンド回路93の出力部
からは第２微分出力S72が出力S4′（パルス幅は第２微
分出力S72に等しい）として出力され、プリドライブ段
４はこの出力S4′によりオンオフ駆動され、スイッチン
グ制御手段を駆動する。他方、前記エラー電圧S3のレベ
ルが例えば第４図（ｂ）の鎖線にまで上がってきた場合
には比較回路３の比較出力S4はパルス幅が極端に長くな
るかまたはすべてハイレベルとなり、アンド回路93の一
方の入力部にはハイレベルの期間が非常に長いかまたは
すべてハイレベルの比較出力S4が入力されるが、その他
方の入力部にはインバータ回路92の出力が入力される。
したがって、アンド回路93の出力部からは第１微分出力
S71を反転してなる出力S4′（パルス幅の長さは発振回
路１の矩形波出力S1の１サイクルよりも第１微分出力S7
1分だけみじかい）が出力される。したがって、この場
合にも，プリドライブ段４はこの出力S4′によりオンオ
フ駆動される。このようにして、この実施例によればエ
ラー電圧S3のレベルがどのように変動しても微分回路８
とゲート制御回路９とにより必ずスイッチング手段４を
オンオフ駆動させることができる。
以上のように、本発明によれば、発振回路の出力を微分
して、該発振回路出力のパルス波の立ち下がりおよび立
ち上がりタイミングにそれぞれ同期した第１、第２微分
出力を発生する微分回路と、比較回路の出力、微分回路
の前記第１微分出力、および前記第２微分出力を共に入
力し、第１微分出力を内部で反転した出力がオンで、か
つ、前記比較回路の出力と前記第２微分出力のいずれか
がオンの期間に、このオン期間の信号を電源電流供給状
態を指示する信号として前記スイッチング手段に加える
ゲート制御回路とを設けたので、電源電圧や出力電流が
変動してエラー電圧のレベルがどのように変化してもス
イッチング手段を必ずオンオフ駆動させることができる
こととなり、正常にスイッチングレギュレータを動作さ
せることができる。尚、この微分回路出力のパルス幅を
効果のある範囲で充分に短かくすることにより負荷電流
の制御範囲の低下は殆ど起こらない。また、ゲート回路
に付加する所定のパルス列は第１および第２のパルス出
力のいずれかだけでも効果がある。
して、該発振回路出力のパルス波の立ち下がりおよび立
ち上がりタイミングにそれぞれ同期した第１、第２微分
出力を発生する微分回路と、比較回路の出力、微分回路
の前記第１微分出力、および前記第２微分出力を共に入
力し、第１微分出力を内部で反転した出力がオンで、か
つ、前記比較回路の出力と前記第２微分出力のいずれか
がオンの期間に、このオン期間の信号を電源電流供給状
態を指示する信号として前記スイッチング手段に加える
ゲート制御回路とを設けたので、電源電圧や出力電流が
変動してエラー電圧のレベルがどのように変化してもス
イッチング手段を必ずオンオフ駆動させることができる
こととなり、正常にスイッチングレギュレータを動作さ
せることができる。尚、この微分回路出力のパルス幅を
効果のある範囲で充分に短かくすることにより負荷電流
の制御範囲の低下は殆ど起こらない。また、ゲート回路
に付加する所定のパルス列は第１および第２のパルス出
力のいずれかだけでも効果がある。
第１図は、従来例の回路図、第２図は第１図の回路の動
作の説明に供する波形図、第３図は本発明の実施例の回
路図、第４図は第３図の回路の動作の説明に供する波形
図である。 １……発振回路、２……積分回路、３……比較回路、４
……プリドライブ段、５……スイッチング制御手段、６
……平滑手段、７……帰還回路、８……微分回路、９…
…ゲート制御回路
作の説明に供する波形図、第３図は本発明の実施例の回
路図、第４図は第３図の回路の動作の説明に供する波形
図である。 １……発振回路、２……積分回路、３……比較回路、４
……プリドライブ段、５……スイッチング制御手段、６
……平滑手段、７……帰還回路、８……微分回路、９…
…ゲート制御回路
Claims (1)
- 【請求項１】一定の周波数を持つパルス波を発生させる
発振回路と、この発振回路の出力に基づいて三角波また
は鋸歯状波を発生させる手段と、この三角波または鋸歯
状波出力とエラー電圧とを比較してエラー電圧の大小に
応じたパルス幅を有するパルス波を発生させる比較回路
と、この比較回路から出力されるパルス波により電源電
流をスイッチング制御するスイッチング手段と、このス
イッチング手段の出力を平滑化する平滑手段と、この平
滑手段の出力の一部を基準電圧と比較し前記エラー電圧
を発生するエラーアンプとを具備したスイッチングレギ
ュレータにおいて、 前記発振回路の出力を微分して、該発振回路出力のパル
ス波の立ち下がりおよび立ち上がりタイミングにそれぞ
れ同期した第１、第２微分出力を発生する微分回路と、 前記比較回路の出力、微分回路の前記第１微分出力、お
よび前記第２微分出力を共に入力し、第１微分出力を内
部で反転した出力がオンで、かつ、前記比較回路の出力
と前記第２微分出力のいずれかがオンの期間に、このオ
ン期間の信号を電源電流供給状態を指示する信号として
前記スイッチング手段に加えるゲート制御回路とを備え
る、 ことを特徴とするスイッチングレギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191368A JPH0691738B2 (ja) | 1983-10-12 | 1983-10-12 | スイッチングレギュレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191368A JPH0691738B2 (ja) | 1983-10-12 | 1983-10-12 | スイッチングレギュレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6084966A JPS6084966A (ja) | 1985-05-14 |
| JPH0691738B2 true JPH0691738B2 (ja) | 1994-11-14 |
Family
ID=16273417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191368A Expired - Lifetime JPH0691738B2 (ja) | 1983-10-12 | 1983-10-12 | スイッチングレギュレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691738B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206159A (ja) * | 1987-02-18 | 1988-08-25 | Nec Corp | スイツチング電源制御回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911256B2 (ja) * | 1977-02-16 | 1984-03-14 | 株式会社日立製作所 | スイツチング・レギユレ−タ |
-
1983
- 1983-10-12 JP JP58191368A patent/JPH0691738B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6084966A (ja) | 1985-05-14 |
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