JPH0693183B2 - 表示装置の表示制御回路 - Google Patents
表示装置の表示制御回路Info
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- JPH0693183B2 JPH0693183B2 JP61281423A JP28142386A JPH0693183B2 JP H0693183 B2 JPH0693183 B2 JP H0693183B2 JP 61281423 A JP61281423 A JP 61281423A JP 28142386 A JP28142386 A JP 28142386A JP H0693183 B2 JPH0693183 B2 JP H0693183B2
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Description
【発明の詳細な説明】 ［技術分野］ 本発明はLEDや、プラズマディスプレイなどを用いた表
示装置の表示制御回路に関するものである。
示装置の表示制御回路に関するものである。
［背景技術］ メッセージを表示するような表示装置は従来第12図に示
すようなブロック回路から構成されたものがあった。つ
まり表示データＤを作り出すCPU1と、CPU1から見た表示
データ出力部である表示メモリであるVRAM2と、VRAM2か
ら順次表示データＤを読み出しを行い、表示部に対して
出力することを繰り返すという制御を行う出力制御回路
５とで構成される。表示信号は例えば第14図で表示さ
れる表示装置７に与えられ、第13図に示す表示画面7aと
なって現れる。即ち表示データＤはクロックCLKをVRAM2
における表示データＤが８ビットとすれば各ビットが表
示画面7aの１ドットに対応しビット０〜７は表示画面7a
上で横一列に並ぶ。図示するDi+1、Diは８ビットデータ
を示す。表示装置７は表示データＤをラッチクロックに
よりラッチ回路7cで保持し、デコーダ7bでデコードされ
アドレスデータにより指示された表示画面7aの位置の画
素を駆動し表示するようになっており、表示画面は表示
素子をマトリクスに配列して各素子を画素としたもので
ある。
すようなブロック回路から構成されたものがあった。つ
まり表示データＤを作り出すCPU1と、CPU1から見た表示
データ出力部である表示メモリであるVRAM2と、VRAM2か
ら順次表示データＤを読み出しを行い、表示部に対して
出力することを繰り返すという制御を行う出力制御回路
５とで構成される。表示信号は例えば第14図で表示さ
れる表示装置７に与えられ、第13図に示す表示画面7aと
なって現れる。即ち表示データＤはクロックCLKをVRAM2
における表示データＤが８ビットとすれば各ビットが表
示画面7aの１ドットに対応しビット０〜７は表示画面7a
上で横一列に並ぶ。図示するDi+1、Diは８ビットデータ
を示す。表示装置７は表示データＤをラッチクロックに
よりラッチ回路7cで保持し、デコーダ7bでデコードされ
アドレスデータにより指示された表示画面7aの位置の画
素を駆動し表示するようになっており、表示画面は表示
素子をマトリクスに配列して各素子を画素としたもので
ある。
ここで表示データＤを横スクロールさせるにはVRAM2の
各データのビットをシフトさせ、はみ出したビットは次
のアドレスへ順次シフトさせる必要がある。従来このス
クロールのための表示データ変更はCPU1が順次データを
読んでは加工して書き込むということを繰り返し行うこ
とによっていた。
各データのビットをシフトさせ、はみ出したビットは次
のアドレスへ順次シフトさせる必要がある。従来このス
クロールのための表示データ変更はCPU1が順次データを
読んでは加工して書き込むということを繰り返し行うこ
とによっていた。
この場合処理に時間がかかり、大きな画面のスクロール
が困難であった。またスクロールのスピードの限界から
充分に速いスクロールが実現できない場合があった。
が困難であった。またスクロールのスピードの限界から
充分に速いスクロールが実現できない場合があった。
［発明の目的］ 本発明は上述の問題点に鑑みて為されたもので、その目
的とするところは大画面のスクロールを高速に行える表
示装置の表示制御回路を提供するにある。
的とするところは大画面のスクロールを高速に行える表
示装置の表示制御回路を提供するにある。
［発明の開示］ 本発明は表示メモリの入出力端と第１のラッチ回路の出
力端とをビット対応させて接続するとともに、表示メモ
リの各ビットの入出力端を１ビット同じ方向にシフトさ
せた隣のビットに対応する第１のラッチ回路の入力端に
接続し且つシフト方向に対応するビットが無い端の表示
メモリのビットの入出力端を第２のラッチ回路を介して
第１のラッチ回路の反対側の端のビットの入力端に接続
し、表示メモリの表示データを順次呼び出すと同時に各
ラッチ回路に保持信号を与えた後、第１のラッチ回路の
出力を表示メモリに書き込む制御回路を備えたことを特
徴とし、更に第２発明では表示メモリの入出力端子をシ
フトレジスタの並列入力端に接続し、該シフトレジスタ
の並列出力端を表示メモリの入出力端に接続し、順次表
示メモリから表示データを読み出すと同時にシフトレジ
スタに表示データを保持させて表示データのビット数だ
けシフトレジスタにシフトクロックを与えシフトレジス
タの直列信号を表示信号として出力させ且つ１番目のシ
フトクロックを与えた時点でシフトレジスタの並列出力
を表示メモリに書き込ませる制御回路を備えたことを特
徴とする。
力端とをビット対応させて接続するとともに、表示メモ
リの各ビットの入出力端を１ビット同じ方向にシフトさ
せた隣のビットに対応する第１のラッチ回路の入力端に
接続し且つシフト方向に対応するビットが無い端の表示
メモリのビットの入出力端を第２のラッチ回路を介して
第１のラッチ回路の反対側の端のビットの入力端に接続
し、表示メモリの表示データを順次呼び出すと同時に各
ラッチ回路に保持信号を与えた後、第１のラッチ回路の
出力を表示メモリに書き込む制御回路を備えたことを特
徴とし、更に第２発明では表示メモリの入出力端子をシ
フトレジスタの並列入力端に接続し、該シフトレジスタ
の並列出力端を表示メモリの入出力端に接続し、順次表
示メモリから表示データを読み出すと同時にシフトレジ
スタに表示データを保持させて表示データのビット数だ
けシフトレジスタにシフトクロックを与えシフトレジス
タの直列信号を表示信号として出力させ且つ１番目のシ
フトクロックを与えた時点でシフトレジスタの並列出力
を表示メモリに書き込ませる制御回路を備えたことを特
徴とする。
以下実施例により本発明を説明する。
実施例１ 第１図は本発明の実施例の回路図を示しており、CPU1と
表示メモリであるVRAM2との間を接続するデータバスDB
には８ビットラッチ回路３が接続されている。この８ビ
ットラッチ回路３はVRAM2及びCPU1のデータ入出力端D0
〜D7に対してデータ入力端D0をデータ入出力端D1という
ように１ビットだけシフトした状態で接続し、データ入
力端D7をラッチ回路４を介してデータ入出力端D0に接続
してある。そしてCPU1からの読出信号▲▼は制御回
路５に入力し、制御回路５によりVRAM2に対する読出信
号▲▼とVRAM2に対する書込信号▲▼、８ビ
ットラッチ回路３に対する出力許可信号▲▼が作成
される。この制御回路５の具体回路は第２図のように構
成される。つまり読出信号▲▼をバッファ5a、とコ
ンデンサＣとバッファ5bを介して読出信号▲▼と
し、更にこの２段のバッファ5a,5bを通った信号を微分
回路5cと、インバータ5dと、積分回路5e及びゲート5fか
らなる遅延回路とを通して書込信号▲▼を生成し、
更に積分回路5e及びゲート5gとからなる遅延回路を通し
て出力許可信号▲▼を生成する。第３図（ａ）〜
（ｇ）は各部の信号のタイムチャートを示しており、同
図（ａ）はCPU1からアドレスバスABを介してVRAM2に送
られるアドレスデータ、同図（ｂ）はVRAM2から出力す
る表示データＤと、８ビットラッチ回路３から出力され
る出力Ｑを示し、同図（ｃ）はCPU1からの読出信号▲
▼を、同図（ｄ）は読出信号▲▼を示し、又同
図（ｅ）は出力許可信号▲▼を、同図（ｆ）は書込
信号▲▼を夫々示す。
表示メモリであるVRAM2との間を接続するデータバスDB
には８ビットラッチ回路３が接続されている。この８ビ
ットラッチ回路３はVRAM2及びCPU1のデータ入出力端D0
〜D7に対してデータ入力端D0をデータ入出力端D1という
ように１ビットだけシフトした状態で接続し、データ入
力端D7をラッチ回路４を介してデータ入出力端D0に接続
してある。そしてCPU1からの読出信号▲▼は制御回
路５に入力し、制御回路５によりVRAM2に対する読出信
号▲▼とVRAM2に対する書込信号▲▼、８ビ
ットラッチ回路３に対する出力許可信号▲▼が作成
される。この制御回路５の具体回路は第２図のように構
成される。つまり読出信号▲▼をバッファ5a、とコ
ンデンサＣとバッファ5bを介して読出信号▲▼と
し、更にこの２段のバッファ5a,5bを通った信号を微分
回路5cと、インバータ5dと、積分回路5e及びゲート5fか
らなる遅延回路とを通して書込信号▲▼を生成し、
更に積分回路5e及びゲート5gとからなる遅延回路を通し
て出力許可信号▲▼を生成する。第３図（ａ）〜
（ｇ）は各部の信号のタイムチャートを示しており、同
図（ａ）はCPU1からアドレスバスABを介してVRAM2に送
られるアドレスデータ、同図（ｂ）はVRAM2から出力す
る表示データＤと、８ビットラッチ回路３から出力され
る出力Ｑを示し、同図（ｃ）はCPU1からの読出信号▲
▼を、同図（ｄ）は読出信号▲▼を示し、又同
図（ｅ）は出力許可信号▲▼を、同図（ｆ）は書込
信号▲▼を夫々示す。
而してまず予め１番右のドットデータをラッチ回路４に
保持させるために、VRAM2の表示されない領域にその分
のデータD-1を書き込んでおき、この領域のアドレスデ
ータをCPU1からアドレスバスABを介してVRAM2へ送ると
ともに読出信号▲▼を出力すると、制御回路５では
まず読出信号▲▼を出力して、VRAM2の当該アド
レスより表示データD-1を読み出す。そして読出信号▲
▼の立ち上がりにより８ビットラッチ回路３及び
ラッチ回路４にクロックを与え、VRAM2より読み出した
表示データD-1の内の１番右のビットD-1 0がラッチ回路
４に保持される。そして８ビットラッチ回路３には表示
データD-1のビットD1〜D7及びラッチ回路４のＱ出力が
保持される。ついで出力許可信号▲▼が入力すると
Q0〜Q7として出力され、書込信号▲▼によりVRAM2
の当該アドレスに書き込まれる。ついでCPU1により次の
アドレスデータ及び読出信号▲▼が出力されると、
制御回路５からの読出信号▲▼によりVRAM2から
表示データD0が読み出され、読出信号▲▼の立ち
上がり時に表示データD0の１番右のビットD0 0がラッチ
回路４に保持され、又８ビットラッチ回路３は表示デー
タD0のビットD0 1〜D0 7のデータをデータ入力端D0〜D6に
入力して保持し且つラッチ回路４のＱ出力より従前の保
持されていた表示データD1のビットD1 0の信号をデータ
入力端D7に入力して保持する。そして出力許可信号▲
▼が入力するとQ0〜Q7として出力され、書込信号▲
▼によりVRAM2の当該アドレスに書き込まれる。次に
同様にして表示データD1を読み出すと、８ビットラッチ
回路３のデータ入力端D0〜D7には表示データD1のビット
D1 1〜D1 6と表示データD0のビットD0 0が入力して保持さ
れ、VRAM2の当該アドレスに書き込まれることなる。こ
のようにして１行全部のドットが左へ１ドットずれる表
示となり、このシフトを各行毎に全画面分について行う
ことより、全画面の表示データＤを更新できるのであ
る。
保持させるために、VRAM2の表示されない領域にその分
のデータD-1を書き込んでおき、この領域のアドレスデ
ータをCPU1からアドレスバスABを介してVRAM2へ送ると
ともに読出信号▲▼を出力すると、制御回路５では
まず読出信号▲▼を出力して、VRAM2の当該アド
レスより表示データD-1を読み出す。そして読出信号▲
▼の立ち上がりにより８ビットラッチ回路３及び
ラッチ回路４にクロックを与え、VRAM2より読み出した
表示データD-1の内の１番右のビットD-1 0がラッチ回路
４に保持される。そして８ビットラッチ回路３には表示
データD-1のビットD1〜D7及びラッチ回路４のＱ出力が
保持される。ついで出力許可信号▲▼が入力すると
Q0〜Q7として出力され、書込信号▲▼によりVRAM2
の当該アドレスに書き込まれる。ついでCPU1により次の
アドレスデータ及び読出信号▲▼が出力されると、
制御回路５からの読出信号▲▼によりVRAM2から
表示データD0が読み出され、読出信号▲▼の立ち
上がり時に表示データD0の１番右のビットD0 0がラッチ
回路４に保持され、又８ビットラッチ回路３は表示デー
タD0のビットD0 1〜D0 7のデータをデータ入力端D0〜D6に
入力して保持し且つラッチ回路４のＱ出力より従前の保
持されていた表示データD1のビットD1 0の信号をデータ
入力端D7に入力して保持する。そして出力許可信号▲
▼が入力するとQ0〜Q7として出力され、書込信号▲
▼によりVRAM2の当該アドレスに書き込まれる。次に
同様にして表示データD1を読み出すと、８ビットラッチ
回路３のデータ入力端D0〜D7には表示データD1のビット
D1 1〜D1 6と表示データD0のビットD0 0が入力して保持さ
れ、VRAM2の当該アドレスに書き込まれることなる。こ
のようにして１行全部のドットが左へ１ドットずれる表
示となり、このシフトを各行毎に全画面分について行う
ことより、全画面の表示データＤを更新できるのであ
る。
実施例２ 第４図は本発明の実施例２の回路を示しており、この実
施例はVRAM2のデータ入出力端D0〜D7に第１図実施例と
同様に８ビットラッチ回路３とラッチ回路４とを接続し
ているが、CPU1によって順次読み出しを行うのでなく、
第５図に示す出力制御回路６によって行うようになって
おり、CPU1はVRAM2へ表示データＤを予め書き込んでお
くだけでよい。つまり出力制御回路６は発振回路6aの発
振出力でクロックCLKを作成し、このクロックCLKの反転
信号により出力許可信号▲▼を作成し、この出力許
可信号▲▼の立ち下がりを積分回路6dで遅延させて
バッファ6bとコンデンサＣとバッファ6cを介して書込信
号▲▼を作成し、更に発振回路6aの発振出力をカウ
ンタ6eでカウントし、そのカウント値をアドレスデータ
として出力するようになっており、第６図（ａ）に示す
ようにアドレスデータをカウンタ6eが出力してVRAM2の
当該アドレスより表示データＤを読み出し、この表示デ
ータＤを第６図（ｂ）に示すクロックCLKの立ち上がり
で８ビットラッチ回路３とラッチ回路４とで実施例１の
場合と同様に保持し、更に第６図（ｃ）に示す出力許可
信号▲▼の出力期間中に第６図（ｄ）に示す書込信
号▲▼で８ビットラッチ回路３のＱ出力を当該アド
レスに書き込むのである。
施例はVRAM2のデータ入出力端D0〜D7に第１図実施例と
同様に８ビットラッチ回路３とラッチ回路４とを接続し
ているが、CPU1によって順次読み出しを行うのでなく、
第５図に示す出力制御回路６によって行うようになって
おり、CPU1はVRAM2へ表示データＤを予め書き込んでお
くだけでよい。つまり出力制御回路６は発振回路6aの発
振出力でクロックCLKを作成し、このクロックCLKの反転
信号により出力許可信号▲▼を作成し、この出力許
可信号▲▼の立ち下がりを積分回路6dで遅延させて
バッファ6bとコンデンサＣとバッファ6cを介して書込信
号▲▼を作成し、更に発振回路6aの発振出力をカウ
ンタ6eでカウントし、そのカウント値をアドレスデータ
として出力するようになっており、第６図（ａ）に示す
ようにアドレスデータをカウンタ6eが出力してVRAM2の
当該アドレスより表示データＤを読み出し、この表示デ
ータＤを第６図（ｂ）に示すクロックCLKの立ち上がり
で８ビットラッチ回路３とラッチ回路４とで実施例１の
場合と同様に保持し、更に第６図（ｃ）に示す出力許可
信号▲▼の出力期間中に第６図（ｄ）に示す書込信
号▲▼で８ビットラッチ回路３のＱ出力を当該アド
レスに書き込むのである。
このように本実施例ではVRAM2より表示データＤを第14
図に示す表示装置７に対して出力しながら、実施例１と
同様にVRAM2に書き込んである表示データＤを自動的に
書き換える。尚本実施例の場合も実施例１と同様に１番
右のビットに表示されるデータのもう一つ前に表示され
ないダミーの表示データを予めVRAM2に書き込んでおく
必要がある。また連続したスクロール動作を行う場合は
８ビットシフト毎にCPU1からダミーの表示データを更新
する必要がある。
図に示す表示装置７に対して出力しながら、実施例１と
同様にVRAM2に書き込んである表示データＤを自動的に
書き換える。尚本実施例の場合も実施例１と同様に１番
右のビットに表示されるデータのもう一つ前に表示され
ないダミーの表示データを予めVRAM2に書き込んでおく
必要がある。また連続したスクロール動作を行う場合は
８ビットシフト毎にCPU1からダミーの表示データを更新
する必要がある。
実施例３ 本実施例は第２の発明に対応する実施例であって上記各
実施例のようにラッチ回路3,4を用いずに、第７図に示
すように８ビットのシフトレジスタ８を用いたもので、
VRAM2のデータ入出力端D0〜D7をシフシレジスタ８の並
列入力端PIに接続するとともに並列出力端POに接続して
いる。そしてシフトレジスタ８の直列出力端SOは例えば
第11図に示すような直列データ入力の表示装置７への表
示信号出力端となっている。ここでVRAM2は実施例２の
場合と同様にデュアルポートRAMとなっており、CPU1か
ら表示データＤが書き込まれる。制御回路９はVRAM2に
表示データＤを順次読み出すためのアドレスデータを第
９図（ａ）に示すようにVRAM2に与えて表示データＤを
読み出し、読み出した表示データＤをシフトレジスタ８
にセットするPE信号を第９図（ｂ）に示すように出力
し、さらに第９図（ｃ）に示すシフトレジスタ８のデー
タを１ビットずつシフトするためのシフトクロック信号
CLを出力し、さらにシフトクロック信号CLの１番目のパ
ルスの立ち上がりから２番目のパルスの立ち上がりまで
の期間にシフトレジスタ８の並列出力端POをオープン状
態から出力状態に制御する出力許可信号▲▼を第９
図（ｄ）に示すように出力し、この出力強化信号▲
▼の出力期間においてVRAM2に対して第９図（ｅ）に示
す書込信号▲▼も与えるようになっている。第８図
は制御回路９の具体回路を示しており、発振回路9aの発
振出力をクロックとするカウンタ9bの４ビットの出力を
デコーダ9cでデコードし、その出力Y0と発振回路9aの出
力をアンドゲートA1で論理積を取ってPE信号を作成し、
また出力Y0の反転信号と発振回路9aの出力をアンドゲー
トA2で理論積を取ってシフトクロック信号CLを作成し、
更に発振回路9aの出力をクロックとするラッチ回路9dで
デコーダ9cの出力Y1を保持し、その出力で出力許可信
号▲▼を作成し、更に出力許可信号▲▼を積分
回路9eとバッファ9gとコンデンサＣとバッファ9fとを通
して書込信号▲▼を作成し、更にカウンタ9bの４桁
目の信号をクロックするカウンタ9hによりアドレスデー
タを作成するようになっている。尚カウンタ9bのリセッ
ト信号はデコーダ9cの出力Y9により得ている。
実施例のようにラッチ回路3,4を用いずに、第７図に示
すように８ビットのシフトレジスタ８を用いたもので、
VRAM2のデータ入出力端D0〜D7をシフシレジスタ８の並
列入力端PIに接続するとともに並列出力端POに接続して
いる。そしてシフトレジスタ８の直列出力端SOは例えば
第11図に示すような直列データ入力の表示装置７への表
示信号出力端となっている。ここでVRAM2は実施例２の
場合と同様にデュアルポートRAMとなっており、CPU1か
ら表示データＤが書き込まれる。制御回路９はVRAM2に
表示データＤを順次読み出すためのアドレスデータを第
９図（ａ）に示すようにVRAM2に与えて表示データＤを
読み出し、読み出した表示データＤをシフトレジスタ８
にセットするPE信号を第９図（ｂ）に示すように出力
し、さらに第９図（ｃ）に示すシフトレジスタ８のデー
タを１ビットずつシフトするためのシフトクロック信号
CLを出力し、さらにシフトクロック信号CLの１番目のパ
ルスの立ち上がりから２番目のパルスの立ち上がりまで
の期間にシフトレジスタ８の並列出力端POをオープン状
態から出力状態に制御する出力許可信号▲▼を第９
図（ｄ）に示すように出力し、この出力強化信号▲
▼の出力期間においてVRAM2に対して第９図（ｅ）に示
す書込信号▲▼も与えるようになっている。第８図
は制御回路９の具体回路を示しており、発振回路9aの発
振出力をクロックとするカウンタ9bの４ビットの出力を
デコーダ9cでデコードし、その出力Y0と発振回路9aの出
力をアンドゲートA1で論理積を取ってPE信号を作成し、
また出力Y0の反転信号と発振回路9aの出力をアンドゲー
トA2で理論積を取ってシフトクロック信号CLを作成し、
更に発振回路9aの出力をクロックとするラッチ回路9dで
デコーダ9cの出力Y1を保持し、その出力で出力許可信
号▲▼を作成し、更に出力許可信号▲▼を積分
回路9eとバッファ9gとコンデンサＣとバッファ9fとを通
して書込信号▲▼を作成し、更にカウンタ9bの４桁
目の信号をクロックするカウンタ9hによりアドレスデー
タを作成するようになっている。尚カウンタ9bのリセッ
ト信号はデコーダ9cの出力Y9により得ている。
第10図はシフトレジスタ８の具体回路を示しており、こ
のシフトレジスタ８はPE信号により並列入力端PI1〜PI7
に設けた３ステートバッファtb11〜tb17をオンさせ、ラ
ッチ回路I0〜I7に並列入力端PI0〜PI7から入力する表示
データＤを保持させ、ラッチ回路I7のＱ出力を直列出力
端SOより出力させる。次いでPE信号が“L"なると、３ス
テートバッファtb21〜tb27をオンさせ、各ラッチ回路I0
〜I6の出力を隣のビットのラッチ回路I1〜I7へ出力し、
シフトクロック信号CLの立ち上がりによりラッチ回路I1
〜I7に保持させて直列出力端SOからの出力データを１ビ
ットシフトしたデータとする。同時にラッチ回路I0に並
列入力端PI0に入力するデータを保持させる。そして出
力許可信号▲▼により３ステートバッファtb30〜tb
37をオンさせラッチ回路I0〜I7の出力を並列出力端PO0
〜PO7より出力させ、この出力期間中に書込信号▲
▼によりVRAM2に出力データを書込むのである。表示装
置７は表示信号をシフトレジスタ7dにシフトクロック信
号により１ビットずつシフトさせながら入力し、各シフ
トレジスタの並列出力をラッチ回路7cに夫々入力してラ
ッチクロックにより保持し、デコーダ7bでデコードされ
たアドレスデータで指定された位置の表示画面7aの画素
を駆動するのである。
のシフトレジスタ８はPE信号により並列入力端PI1〜PI7
に設けた３ステートバッファtb11〜tb17をオンさせ、ラ
ッチ回路I0〜I7に並列入力端PI0〜PI7から入力する表示
データＤを保持させ、ラッチ回路I7のＱ出力を直列出力
端SOより出力させる。次いでPE信号が“L"なると、３ス
テートバッファtb21〜tb27をオンさせ、各ラッチ回路I0
〜I6の出力を隣のビットのラッチ回路I1〜I7へ出力し、
シフトクロック信号CLの立ち上がりによりラッチ回路I1
〜I7に保持させて直列出力端SOからの出力データを１ビ
ットシフトしたデータとする。同時にラッチ回路I0に並
列入力端PI0に入力するデータを保持させる。そして出
力許可信号▲▼により３ステートバッファtb30〜tb
37をオンさせラッチ回路I0〜I7の出力を並列出力端PO0
〜PO7より出力させ、この出力期間中に書込信号▲
▼によりVRAM2に出力データを書込むのである。表示装
置７は表示信号をシフトレジスタ7dにシフトクロック信
号により１ビットずつシフトさせながら入力し、各シフ
トレジスタの並列出力をラッチ回路7cに夫々入力してラ
ッチクロックにより保持し、デコーダ7bでデコードされ
たアドレスデータで指定された位置の表示画面7aの画素
を駆動するのである。
［発明の効果］ 本発明は上述のように構成しているから従来の回路に小
規模の回路を付加するだけで、大画面でも高速スクロー
ルが行えることが可能となり、その上安価に実現でき、
しかもCPUがビットシフト等の操作を行わなくても良い
ので、CPUの負担が軽減され、スクロール以外の色々な
効果的な表示を行い易くするという効果が有る。
規模の回路を付加するだけで、大画面でも高速スクロー
ルが行えることが可能となり、その上安価に実現でき、
しかもCPUがビットシフト等の操作を行わなくても良い
ので、CPUの負担が軽減され、スクロール以外の色々な
効果的な表示を行い易くするという効果が有る。
第１図は本発明の実施例１の回路構成図、第２図は同上
の制御回路の具体回路図、第３図は同上の動作説明用の
タイムチャート、第４図は本発明の実施例２の回路構成
図、第５図は同上の出力制御回路の具体回路図、第６図
は同上の動作説明用のタイムチャート、第７図は本発明
の実施例２の回路構成図、第８図は同上の制御回路の具
体回路図、第９図は同上の動作説明用のタイムチャー
ト、第10図は同上のシフトレジスタの具体回路図、第11
図は同上使用の表示装置の回路構成図、第12図は従来例
の回路構成図、第13図は同上の動作説明図、第14図は同
上の表示装置の回路構成図である。 １…CPU、２…VRAM、３…８ビットラッチ回路、４…ラ
ッチ回路、5,6,9…制御回路、７…表示装置、８…シフ
トレジスタである。
の制御回路の具体回路図、第３図は同上の動作説明用の
タイムチャート、第４図は本発明の実施例２の回路構成
図、第５図は同上の出力制御回路の具体回路図、第６図
は同上の動作説明用のタイムチャート、第７図は本発明
の実施例２の回路構成図、第８図は同上の制御回路の具
体回路図、第９図は同上の動作説明用のタイムチャー
ト、第10図は同上のシフトレジスタの具体回路図、第11
図は同上使用の表示装置の回路構成図、第12図は従来例
の回路構成図、第13図は同上の動作説明図、第14図は同
上の表示装置の回路構成図である。 １…CPU、２…VRAM、３…８ビットラッチ回路、４…ラ
ッチ回路、5,6,9…制御回路、７…表示装置、８…シフ
トレジスタである。
Claims (3)
- 【請求項１】表示メモリの入出力端と第１のラッチ回路
の出力端とをビット対応させて接続するとともに、表示
メモリの各ビットの入出力端を１ビット同じ方向にシフ
トさせた隣のビットに対応する第１のラッチ回路の入力
端に接続し且つシフト方向に対応するビットが無い端の
表示メモリのビットの入出力端を第２のラッチ回路を介
して第１のラッチ回路の反対側の端のビットの入力端に
接続し、表示メモリの表示データを順次呼び出すと同時
に各ラッチ回路に保持信号を与えた後、第１のラッチ回
路の出力を表示メモリに書き込む制御回路を備えたこと
を特徴とする表示装置の表示制御回路。 - 【請求項２】表示メモリから表示データを読み出すと同
時に該表示データを表示装置の表示信号とすることを特
徴とする特許請求の範囲第１項記載の表示装置の表示制
御回路。 - 【請求項３】表示メモリの入出力端子をシフトレジスタ
の並列入力端に接続し、該シフトレジスタの並列出力端
を表示メモリの入出力端に接続し、順次表示メモリから
表示データを読み出すと同時にシフトレジスタに表示デ
ータを保持させて表示データのビット数だけシフトレジ
スタにシフトクロックを与えシフトレジスタの直列信号
を表示信号として出力させ且つ１番目のシフトクロック
を与えた時点でシフトレジスタの並列出力を表示メモリ
に書き込ませる制御回路を備えたことを特徴とする表示
装置の表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281423A JPH0693183B2 (ja) | 1986-11-26 | 1986-11-26 | 表示装置の表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281423A JPH0693183B2 (ja) | 1986-11-26 | 1986-11-26 | 表示装置の表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133192A JPS63133192A (ja) | 1988-06-04 |
| JPH0693183B2 true JPH0693183B2 (ja) | 1994-11-16 |
Family
ID=17638955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281423A Expired - Lifetime JPH0693183B2 (ja) | 1986-11-26 | 1986-11-26 | 表示装置の表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693183B2 (ja) |
-
1986
- 1986-11-26 JP JP61281423A patent/JPH0693183B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63133192A (ja) | 1988-06-04 |
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