JPH069351B2 - デイジタル信号同期回路 - Google Patents
デイジタル信号同期回路Info
- Publication number
- JPH069351B2 JPH069351B2 JP58104139A JP10413983A JPH069351B2 JP H069351 B2 JPH069351 B2 JP H069351B2 JP 58104139 A JP58104139 A JP 58104139A JP 10413983 A JP10413983 A JP 10413983A JP H069351 B2 JPH069351 B2 JP H069351B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- circuit
- signal
- frequency
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ディジタル信号入力に同期したクロック信号
を抽出するディジタル信号同期回路に関するものであ
る。
を抽出するディジタル信号同期回路に関するものであ
る。
従来のディジタル信号同期回路のブロック図を第１図に
示す。図において１は固定周波数発振器、２は遅延回
路、３はデコータ、４はセレクタ、５は位相比較器、６
は制御パルス発生器７はアップ・ダウンカウンタであ
る。この従来回路は、固定周波数発振器１を回路内に持
っており、入力信号が停止しても該発振器１の周波数安
定度の範囲内で同期がとれるものである。ここで遅延回
路２は、発振器１の出力を２Ｍ個に位相分割し、それぞ
れΔ＝2π/2Mの位相差を持った２Ｍ個の信号を作る。デ
コーダ３は、これら２Ｍ個の信号のうちカウンタ７で指
定された１つを選択し、セレクタ４を介して出力信号Ｓ
outを得る。位相比較器５は、入力信号Ｓinと出力信号
Ｓoutの位相を比較し、Δ/2以上の位相差を検出する
と、位相おくれ（又は位相すすみ）信号を出力する。制
御パルス発生器６は、位相おくれ（又は位相すすみ）信
号を連続してｍ回検出すると、位相差を縮める方向にカ
ウンタ７を１だけ変化させてデコーダ３，セレクタ４を
介して出力信号Ｓoutの位相補正を行ない、入力信号Ｓi
nに対して出力信号Ｓoutの同期化を図っている。
示す。図において１は固定周波数発振器、２は遅延回
路、３はデコータ、４はセレクタ、５は位相比較器、６
は制御パルス発生器７はアップ・ダウンカウンタであ
る。この従来回路は、固定周波数発振器１を回路内に持
っており、入力信号が停止しても該発振器１の周波数安
定度の範囲内で同期がとれるものである。ここで遅延回
路２は、発振器１の出力を２Ｍ個に位相分割し、それぞ
れΔ＝2π/2Mの位相差を持った２Ｍ個の信号を作る。デ
コーダ３は、これら２Ｍ個の信号のうちカウンタ７で指
定された１つを選択し、セレクタ４を介して出力信号Ｓ
outを得る。位相比較器５は、入力信号Ｓinと出力信号
Ｓoutの位相を比較し、Δ/2以上の位相差を検出する
と、位相おくれ（又は位相すすみ）信号を出力する。制
御パルス発生器６は、位相おくれ（又は位相すすみ）信
号を連続してｍ回検出すると、位相差を縮める方向にカ
ウンタ７を１だけ変化させてデコーダ３，セレクタ４を
介して出力信号Ｓoutの位相補正を行ない、入力信号Ｓi
nに対して出力信号Ｓoutの同期化を図っている。
この方式においては、遅延回路２の遅延量が正確に位相
２πの分だけ必要であり、２πの精度と、２π分の遅延
回路のハードウェア規模が大きいという、２つの問題点
があった。
２πの分だけ必要であり、２πの精度と、２π分の遅延
回路のハードウェア規模が大きいという、２つの問題点
があった。
本発明の目的は、上記した従来技術の欠点をなくし、遅
延回路の遅延量の精度のばらつきに対する余裕度を増
し、回路のハードウェア規模を小さくなしたディジタル
信号同期回路を提供するものである。
延回路の遅延量の精度のばらつきに対する余裕度を増
し、回路のハードウェア規模を小さくなしたディジタル
信号同期回路を提供するものである。
本発明は、発振器の周波数を入力信号のＮ倍とし、遅延
回路の必要遅延量を従来の1/Nとし又、遅延回路の位相
基準信号と出力クロック信号の位相差を検出する回路を
付加し、該回路が所定の位相差を検知した時にセレクタ
が遅延回路の中央位置に相当する位相信号を選択するよ
うになしたことを特徴とする。
回路の必要遅延量を従来の1/Nとし又、遅延回路の位相
基準信号と出力クロック信号の位相差を検出する回路を
付加し、該回路が所定の位相差を検知した時にセレクタ
が遅延回路の中央位置に相当する位相信号を選択するよ
うになしたことを特徴とする。
以下第２図に示した一実施例回路によって本発明を詳細
に説明する。図において、11は入力信号Ｓinの周波数ｆ
inのＮ倍の周波数ｆo′（ｆo′≒Ｎ・fin）を出力する
発振器、12は4π/N＋の遅延量を持つとともに中央位置
から位相基準信号を出力する遅延回路（αは遅延回路の
素子ばらつきを吸収する余裕度）、13はデコーダ機能を
含むセレクタ、14は位相比較器、15はアップダウンカウ
ンタを含む制御パルス発生器、16,17は 1/N分周器、18は2π/N検出用位相比較器である。
に説明する。図において、11は入力信号Ｓinの周波数ｆ
inのＮ倍の周波数ｆo′（ｆo′≒Ｎ・fin）を出力する
発振器、12は4π/N＋の遅延量を持つとともに中央位置
から位相基準信号を出力する遅延回路（αは遅延回路の
素子ばらつきを吸収する余裕度）、13はデコーダ機能を
含むセレクタ、14は位相比較器、15はアップダウンカウ
ンタを含む制御パルス発生器、16,17は 1/N分周器、18は2π/N検出用位相比較器である。
次に動作を説明する。
入力信号周波数finのＮ倍の周波数fo′を持つ発振器11
の出力を遅延回路12に入力し、その出力の中からセレク
タ13により選択された出力を1/N分周器16で1/N分周した
ものを、同期クロック出力Ｓoutとする。このクロック
出力Ｓoutと、入力信号Sinを位相比較器14で位相比較
し、位相おくれ（又は位相すすみ）信号を得る。制御パ
ルス発生器15は、この出力信号を連続してｍ回検知する
と、セレクタ13の選択位置が上記２つの信号の位相差を
縮める方向に遅延素子１つ分だけ移動するように制御パ
ルスを発生する。又、遅延回路12の中央の位置（これを
位相原点とする）から、位相基準信号を別に取り出し、
この位相基準信号を1/N分周器17で分周した信号と、同
期クロック出力Ｓoutを位相比較器18により位相比較
し、｜2π/Nの位相差を検出するとセレクタ13に対して
リセットパルスを出力し、セレクタ13位相原点の信号を
選択するように再設定される。ここで位相原点を遅延回
路12の中央にとったのは、発振器11の周波数ｆo′と入
力信号Ｓinの周波数ｆinとの間の一定の誤差が「＋」で
も「−」でも同じ手順で処理できるようにしたためであ
る。
の出力を遅延回路12に入力し、その出力の中からセレク
タ13により選択された出力を1/N分周器16で1/N分周した
ものを、同期クロック出力Ｓoutとする。このクロック
出力Ｓoutと、入力信号Sinを位相比較器14で位相比較
し、位相おくれ（又は位相すすみ）信号を得る。制御パ
ルス発生器15は、この出力信号を連続してｍ回検知する
と、セレクタ13の選択位置が上記２つの信号の位相差を
縮める方向に遅延素子１つ分だけ移動するように制御パ
ルスを発生する。又、遅延回路12の中央の位置（これを
位相原点とする）から、位相基準信号を別に取り出し、
この位相基準信号を1/N分周器17で分周した信号と、同
期クロック出力Ｓoutを位相比較器18により位相比較
し、｜2π/Nの位相差を検出するとセレクタ13に対して
リセットパルスを出力し、セレクタ13位相原点の信号を
選択するように再設定される。ここで位相原点を遅延回
路12の中央にとったのは、発振器11の周波数ｆo′と入
力信号Ｓinの周波数ｆinとの間の一定の誤差が「＋」で
も「−」でも同じ手順で処理できるようにしたためであ
る。
本発明の回路方式の構成のためには、遅延回路は位相原
点の両側に2π/Nずつ、全体で4π/Nの遅延量が最小限必
要であるが、 の遅延量をもたせたために、遅延精度のばらつきに対す
る余裕度として、位相α分をもつこととなり、余裕度の
増加を達成できる。又、Ｎを４以上とすることにより、
必要遅延量は明らかに２πより減少するので（Ｎ＝４の
時は となる）、遅延回路の規模は減少し、他の構成要素の増
加分を含めても、全体でハードウェア規模の減少を達成
することができるものである。
点の両側に2π/Nずつ、全体で4π/Nの遅延量が最小限必
要であるが、 の遅延量をもたせたために、遅延精度のばらつきに対す
る余裕度として、位相α分をもつこととなり、余裕度の
増加を達成できる。又、Ｎを４以上とすることにより、
必要遅延量は明らかに２πより減少するので（Ｎ＝４の
時は となる）、遅延回路の規模は減少し、他の構成要素の増
加分を含めても、全体でハードウェア規模の減少を達成
することができるものである。
第１図は従来のディジタル信号同期回路のブロック図、
第２図は本発明によるディジタル信号同期回路の一実施
例回路図である。 11：発振器 12：遅延回路 13：セレクタ 14：位相比較器 15：制御パルス発生器 16,17：1/N分周器 18：2π/N検出用位相比較器
第２図は本発明によるディジタル信号同期回路の一実施
例回路図である。 11：発振器 12：遅延回路 13：セレクタ 14：位相比較器 15：制御パルス発生器 16,17：1/N分周器 18：2π/N検出用位相比較器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 雨宮 不二雄 神奈川県横須賀市武１丁目2356番地 日本 電信電話公社横須賀電気通信研究所内 (72)発明者 松尾 直樹 神奈川県横須賀市武１丁目2356番地 日本 電信電話公社横須賀電気通信研究所内 (56)参考文献 特開 昭51−134538（ＪＰ，Ａ)
Claims (1)
- 【請求項１】発振器の出力を遅延回路を介してセレクタ
に供給し、同期回路への入力信号と上記セレクタにて選
択された出力信号とを位相比較回路にて比較した比較出
力に基いて、上記セレクタの選択位置を制御するように
なしたディジタル信号同期回路において、上記発信器の
周波数を上記入力信号の周波数のＮ倍（Ｎは整数）とな
すとともに、上記遅延回路はその中央位置から位相基準
信号を取出しかつその遅延量は4π/N＋余裕位相αとな
し、上記位相比較回路は上記入力信号と上記セレクタ出
力を第１の1/N分周器で1/N分周した信号とを位相比較す
るとともに、該第１の1/N分周器の出力と上記遅延回路
の位相基準信号を第２の1/N分周器で1/N分周した信号と
を第２の位相比較回路にて位相比較し、該第２の位相比
較回路が所定の位相差を検知した時にセレクタが上記遅
延回路の中央位置に相当する位相信号を選択するように
リセットされる構成としたことを特徴とするディジタル
信号同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104139A JPH069351B2 (ja) | 1983-06-13 | 1983-06-13 | デイジタル信号同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104139A JPH069351B2 (ja) | 1983-06-13 | 1983-06-13 | デイジタル信号同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229947A JPS59229947A (ja) | 1984-12-24 |
| JPH069351B2 true JPH069351B2 (ja) | 1994-02-02 |
Family
ID=14372761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58104139A Expired - Lifetime JPH069351B2 (ja) | 1983-06-13 | 1983-06-13 | デイジタル信号同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069351B2 (ja) |
-
1983
- 1983-06-13 JP JP58104139A patent/JPH069351B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59229947A (ja) | 1984-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06244717A (ja) | 発振器クロック信号生成回路 | |
| JPH03220872A (ja) | 同期発生回路 | |
| US4668917A (en) | Phase comparator for use with a digital phase locked loop or other phase sensitive device | |
| CN110912637B (zh) | 一种时钟同步系统及方法 | |
| JP2770204B2 (ja) | 位相同期ループ用デジタルロック検出器及び方法 | |
| JPS5957530A (ja) | 位相同期回路 | |
| JPH069351B2 (ja) | デイジタル信号同期回路 | |
| JPH0349319A (ja) | 同期検出方式 | |
| JP2665055B2 (ja) | 位相同期ループ回路 | |
| JPS60190024A (ja) | デイジタル位相同期回路 | |
| JP2585221B2 (ja) | 位相同期回路 | |
| JPH09130237A (ja) | Ｐｌｌ回路及び転送データ信号処理装置 | |
| JPH05218856A (ja) | ディジタルチャージポンプ式ｐｌｌ回路 | |
| JPS6346814A (ja) | デイジタル位相同期回路 | |
| JPS6397016A (ja) | 位相同期発振回路 | |
| EP0112599A2 (en) | Pulse corrector | |
| JPH0528829Y2 (ja) | ||
| JP3006017B2 (ja) | 自動周波数制御回路 | |
| JPH07326963A (ja) | デジタルｐｌｌ回路 | |
| JPH06343043A (ja) | フェーズ・ロックド・ループ装置 | |
| JPS6149536A (ja) | デイジタル位相同期回路 | |
| JPH0685803A (ja) | クロック切替回路 | |
| JPH0632468B2 (ja) | 同期回路 | |
| JPS6173422A (ja) | 同期回路 | |
| JPS60240215A (ja) | クロツク同期回路 |