JPH0697060A - 電子線描画装置 - Google Patents
電子線描画装置Info
- Publication number
- JPH0697060A JPH0697060A JP4247600A JP24760092A JPH0697060A JP H0697060 A JPH0697060 A JP H0697060A JP 4247600 A JP4247600 A JP 4247600A JP 24760092 A JP24760092 A JP 24760092A JP H0697060 A JPH0697060 A JP H0697060A
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- JP
- Japan
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- mark
- waveform
- electron beam
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- Pending
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- Electron Beam Exposure (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【目的】本発明は検出速度を落すことなくマーク波形の
Ｓ／Ｎを向上させ、マークの存在検出成功率及び、マー
ク位置検出を精度向上させることを目的とする。 【構成】加算器１０３を中心とするマーク波形加算回路
を従来のエッジ検出回路１０７の前段に設け、累積加算
波形について加算毎にエッジ検出処理を行なうこと及び
エッジ検出によるマーク存在検出判定基準に加算飽和の
条件を加えることによりマーク波形のＳ／Ｎを向上さ
せ、マーク存在検出成功率を向上させるところにある。
また、累積加算波形で加算毎にエッジ位置検出を行なう
ことにより位置検出再現性を向上させるところにある。
Ｓ／Ｎを向上させ、マークの存在検出成功率及び、マー
ク位置検出を精度向上させることを目的とする。 【構成】加算器１０３を中心とするマーク波形加算回路
を従来のエッジ検出回路１０７の前段に設け、累積加算
波形について加算毎にエッジ検出処理を行なうこと及び
エッジ検出によるマーク存在検出判定基準に加算飽和の
条件を加えることによりマーク波形のＳ／Ｎを向上さ
せ、マーク存在検出成功率を向上させるところにある。
また、累積加算波形で加算毎にエッジ位置検出を行なう
ことにより位置検出再現性を向上させるところにある。
Description
【０００１】
【産業上の利用分野】本発明は、半導体プロセスや装置
環境などにより、Ｓ／Ｎの低下した合わせマークの存在
検出と位置検出を、処理速度を落すことなく検出確度及
び精度を向上させることが可能である電子線描画装置に
関する。
環境などにより、Ｓ／Ｎの低下した合わせマークの存在
検出と位置検出を、処理速度を落すことなく検出確度及
び精度を向上させることが可能である電子線描画装置に
関する。
【０００２】
【従来の技術】従来からマーク波形のエッジを検出する
ことにより、マークの存在検出及び位置検出を行なって
いるが、半導体プロセスの微細化，平坦化技術が向上す
るに従いマーク波形のＳ／Ｎが低下し、存在検出の成功
率が低下する，位置検出の精度が低下するという問題が
生じている。
ことにより、マークの存在検出及び位置検出を行なって
いるが、半導体プロセスの微細化，平坦化技術が向上す
るに従いマーク波形のＳ／Ｎが低下し、存在検出の成功
率が低下する，位置検出の精度が低下するという問題が
生じている。
【０００３】
【発明が解決しようとする課題】本発明は検出速度を落
すことなくマーク波形のＳ／Ｎを向上させ、マークの存
在検出成功率及び、マーク位置検出を精度向上させるこ
とを目的とする。
すことなくマーク波形のＳ／Ｎを向上させ、マークの存
在検出成功率及び、マーク位置検出を精度向上させるこ
とを目的とする。
【０００４】
【課題を解決するための手段】この目的を達成するため
に、本発明では検出波形を累積加算することによりＳ／
Ｎを向上させ、加算毎にエッジ検出を行なうことにより
エッジ検出の成功率を向上させ、また位置検出精度を向
上させようとするものである。また、加算毎にエッジ検
出を行なうので、走査終了時には検出も終了しており、
従来の検出速度を落すこともない。
に、本発明では検出波形を累積加算することによりＳ／
Ｎを向上させ、加算毎にエッジ検出を行なうことにより
エッジ検出の成功率を向上させ、また位置検出精度を向
上させようとするものである。また、加算毎にエッジ検
出を行なうので、走査終了時には検出も終了しており、
従来の検出速度を落すこともない。
【０００５】
【作用】すなわち、マークの存在検出においては、いま
だ合わせマークのない位置から電子線の走査を行なうの
であるが、このマーク波形のベースに相当する信号を加
算することによりベースのノイズ成分を低減させ、同時
に合わせマーク上を走査する際に生じるマーク波形の信
号成分を加算することによって増強し、Ｓ／Ｎを向上さ
せる。また、従来のマーク存在検出条件である、指定個
数のエッジがある波形が指定本数あるという条件に加
え、指定個数のエッジがある波形が指定本数以上ありか
つ加算波形に飽和が生じた（オーバーフローした）とい
う条件をマーク存在条件とすることにより、低Ｓ／Ｎ低
コントラストのマーク波形に対しても存在検出成功率を
向上させることができる。
だ合わせマークのない位置から電子線の走査を行なうの
であるが、このマーク波形のベースに相当する信号を加
算することによりベースのノイズ成分を低減させ、同時
に合わせマーク上を走査する際に生じるマーク波形の信
号成分を加算することによって増強し、Ｓ／Ｎを向上さ
せる。また、従来のマーク存在検出条件である、指定個
数のエッジがある波形が指定本数あるという条件に加
え、指定個数のエッジがある波形が指定本数以上ありか
つ加算波形に飽和が生じた（オーバーフローした）とい
う条件をマーク存在条件とすることにより、低Ｓ／Ｎ低
コントラストのマーク波形に対しても存在検出成功率を
向上させることができる。
【０００６】マーク位置検出においては、マーク波形を
加算することにより信号のＳ／Ｎが向上し、検出精度、
特に検出再現精度が向上する。また、加算波形を常に１
／２としてエッジ検出処理することにより、累積加算に
よる波形ベースの増加を回避でき、従来法とエッジ検出
条件を変えることなく位置検出することができる。
加算することにより信号のＳ／Ｎが向上し、検出精度、
特に検出再現精度が向上する。また、加算波形を常に１
／２としてエッジ検出処理することにより、累積加算に
よる波形ベースの増加を回避でき、従来法とエッジ検出
条件を変えることなく位置検出することができる。
【０００７】
【実施例】本発明の実施例を図１を用いて説明する。図
１は、本発明を実現する機能ブロック図であり電子線描
画装置の全体構成は図２に示す。図２で鏡体２０１が最
上部の電子銃２０２から発せられた電子線は電子光学系
２０３及び偏向器２０４により制御され、ステージ制御
系２１１により制御されるＸＹステージ２０６上の試料
２０５に照射される。電子光学系２０３及び偏向器２０
４は、それぞれレンズ電源２０８と偏向制御系２０９に
より制御される。試料２０５からの反射電子は、半導体
検出器２０７により検出され、本発明の該当部位である
信号処理部２１０にてＡ／Ｄ変換後、処理モードにもよ
るがエッジ検出等の演算処理を行ない結果は制御計算機
２１３に取り込まれる。制御系２１２は主に描画制御を
行なう。
１は、本発明を実現する機能ブロック図であり電子線描
画装置の全体構成は図２に示す。図２で鏡体２０１が最
上部の電子銃２０２から発せられた電子線は電子光学系
２０３及び偏向器２０４により制御され、ステージ制御
系２１１により制御されるＸＹステージ２０６上の試料
２０５に照射される。電子光学系２０３及び偏向器２０
４は、それぞれレンズ電源２０８と偏向制御系２０９に
より制御される。試料２０５からの反射電子は、半導体
検出器２０７により検出され、本発明の該当部位である
信号処理部２１０にてＡ／Ｄ変換後、処理モードにもよ
るがエッジ検出等の演算処理を行ない結果は制御計算機
２１３に取り込まれる。制御系２１２は主に描画制御を
行なう。
【０００８】図１の半導体検出器１１６により検出され
た試料からの反射電子は、アンプ１１５により適当に増
幅された後Ａ／Ｄ変換器１１４によりデジタル信号に変
換される。ここでは１２ビットのデジタル信号に変換さ
れるとする。デジタル化された反射電子検出信号は、サ
ンプリングに同期しているフリップフロップ１０１にラ
ッチされる。フリップフロップ１０１の反転，非反転の
出力はマルチプレクサ１０２のふたつの入力にそれぞれ
接続される。マルチプレクサ１０２の出力制御信号１１
３は、マーク波形が上に凸でベースより上側のスライス
レベルを用いる場合（図３のＡ参照）は非反転出力をマ
ーク波形が下に凸でベースより下側のスライスレベルを
用いる場合（図３のＢ参照）は反転出力を出力するよう
に制御する。こうして選択されたマーク波形は、加算器
１０３に入力される。ここでは１６ビットの加算器とす
る。加算器１０３のもう片方の入力は、加算メモリ104
に接続されるが、その間にマルチプレクサ１０５を設け
制御信号１１２により、加算を行なわないときや加算の
第一番目の波形に対しては０を加算するようにしてお
く。加算器１０３の出力にはシフトレジスタ１０８が接
続されており、制御信号１１４により加算によるベース
レベルアップや加算オーバーフローを回避したい場合に
は右に１ビットシフトし、波形を１／２とする。ただ
し、波形を１／２としたい場合でも、加算の第一番目の
波形に対してはシフトを行なわない。シフトレジスタ１
０８の出力は、エッジ検出回路１０７に入力されると同
時に加算メモリ１０４に入力される。加算メモリ１０４
のアドレスは、サンプリング毎にインクリメントされ、
１本の波形データの収集が終了すると０リセットされる
カウンタ１０６に接続されている。エッジ検出回路１０
７は、ハードウエア演算回路であっても良いしＤＳＰ等
のプロセッサが演算処理する回路であっても良い。この
回路での処理内容は図３に示すように、波形が上に凸で
あるＡの場合はマーク波形３０１に対してスライスレベ
ル３０２を過ぎる点３０３をエッジとして抽出しその位
置が波形データの始点から何番目であるかをメモリに記
憶する。波形が下に凸であるＢの場合も同様である。ま
た、この回路では指定された数のエッジをもつ波形が何
本あったかを検出しており、それが指定本数に達すると
マーク有りを示す信号を出力する。Ａの例は４個のエッ
ジがある波形なので、例えば検出条件を５本と指定する
と、Ａの波形を５本収集した時点でマーク有りを示す信
号が発行される。この信号を図１では信号１０９で示し
ている。
た試料からの反射電子は、アンプ１１５により適当に増
幅された後Ａ／Ｄ変換器１１４によりデジタル信号に変
換される。ここでは１２ビットのデジタル信号に変換さ
れるとする。デジタル化された反射電子検出信号は、サ
ンプリングに同期しているフリップフロップ１０１にラ
ッチされる。フリップフロップ１０１の反転，非反転の
出力はマルチプレクサ１０２のふたつの入力にそれぞれ
接続される。マルチプレクサ１０２の出力制御信号１１
３は、マーク波形が上に凸でベースより上側のスライス
レベルを用いる場合（図３のＡ参照）は非反転出力をマ
ーク波形が下に凸でベースより下側のスライスレベルを
用いる場合（図３のＢ参照）は反転出力を出力するよう
に制御する。こうして選択されたマーク波形は、加算器
１０３に入力される。ここでは１６ビットの加算器とす
る。加算器１０３のもう片方の入力は、加算メモリ104
に接続されるが、その間にマルチプレクサ１０５を設け
制御信号１１２により、加算を行なわないときや加算の
第一番目の波形に対しては０を加算するようにしてお
く。加算器１０３の出力にはシフトレジスタ１０８が接
続されており、制御信号１１４により加算によるベース
レベルアップや加算オーバーフローを回避したい場合に
は右に１ビットシフトし、波形を１／２とする。ただ
し、波形を１／２としたい場合でも、加算の第一番目の
波形に対してはシフトを行なわない。シフトレジスタ１
０８の出力は、エッジ検出回路１０７に入力されると同
時に加算メモリ１０４に入力される。加算メモリ１０４
のアドレスは、サンプリング毎にインクリメントされ、
１本の波形データの収集が終了すると０リセットされる
カウンタ１０６に接続されている。エッジ検出回路１０
７は、ハードウエア演算回路であっても良いしＤＳＰ等
のプロセッサが演算処理する回路であっても良い。この
回路での処理内容は図３に示すように、波形が上に凸で
あるＡの場合はマーク波形３０１に対してスライスレベ
ル３０２を過ぎる点３０３をエッジとして抽出しその位
置が波形データの始点から何番目であるかをメモリに記
憶する。波形が下に凸であるＢの場合も同様である。ま
た、この回路では指定された数のエッジをもつ波形が何
本あったかを検出しており、それが指定本数に達すると
マーク有りを示す信号を出力する。Ａの例は４個のエッ
ジがある波形なので、例えば検出条件を５本と指定する
と、Ａの波形を５本収集した時点でマーク有りを示す信
号が発行される。この信号を図１では信号１０９で示し
ている。
【０００９】あるいはＣに示すように例えば４個のエッ
ジのある波形をマーク波形とした場合で、この条件を満
たす波形が指定本数あり、かつ信号の振幅レンジ３０５
に対する飽和点３０６が生じた場合をマーク有りとする
条件とする。この条件によれば指定エッジ数を有する波
形本数の指定を数本程度と少なくし、スライスレベル３
０２を信号の振幅レンジ３０５の高いところに設定して
おけば、低コントラスト，低Ｓ／Ｎの波形に対しても存
在検出の成功率が高くなる。勿論シフトレジスタ１０８
はシフトなしに設定しておく。この場合は加算器１０３
のオーバーフロー信号１１１と信号１０９との論理和１
１０をマークの存在検出信号とすれば良い。なお、図３
の矢印３０４は電子線の走査幅すなわち一波形長を示し
ている。エッジ検出回路１０７では上記存在検出信号発
行のほかに、何番目の走査波形の何番目のデータにエッ
ジがあったかをメモリ１１７に記憶させる機能も有して
いるが、このいわゆるエッジ検出の手法は公知であるの
でここでは詳しく述べない。
ジのある波形をマーク波形とした場合で、この条件を満
たす波形が指定本数あり、かつ信号の振幅レンジ３０５
に対する飽和点３０６が生じた場合をマーク有りとする
条件とする。この条件によれば指定エッジ数を有する波
形本数の指定を数本程度と少なくし、スライスレベル３
０２を信号の振幅レンジ３０５の高いところに設定して
おけば、低コントラスト，低Ｓ／Ｎの波形に対しても存
在検出の成功率が高くなる。勿論シフトレジスタ１０８
はシフトなしに設定しておく。この場合は加算器１０３
のオーバーフロー信号１１１と信号１０９との論理和１
１０をマークの存在検出信号とすれば良い。なお、図３
の矢印３０４は電子線の走査幅すなわち一波形長を示し
ている。エッジ検出回路１０７では上記存在検出信号発
行のほかに、何番目の走査波形の何番目のデータにエッ
ジがあったかをメモリ１１７に記憶させる機能も有して
いるが、このいわゆるエッジ検出の手法は公知であるの
でここでは詳しく述べない。
【００１０】一方エッジ検出回路１０７は従来回路の処
理ビット数を１２ビットから１６ビットに拡張するだけ
であり、加算波形を処理することによる処理時間の増加
は生じない。また、加算回路部に追加による処理時間の
おくれは、デバイスをすべて７４ＬＳシリーズで構成し
た場合でも１μＳ以内であり、検出器の応答特性等から
制限されているサンプリング周期１５μＳ内に充分吸収
されるため処理時間の増加は生じない。すなわち従来法
に比べて処理時間の増加は生じない。
理ビット数を１２ビットから１６ビットに拡張するだけ
であり、加算波形を処理することによる処理時間の増加
は生じない。また、加算回路部に追加による処理時間の
おくれは、デバイスをすべて７４ＬＳシリーズで構成し
た場合でも１μＳ以内であり、検出器の応答特性等から
制限されているサンプリング周期１５μＳ内に充分吸収
されるため処理時間の増加は生じない。すなわち従来法
に比べて処理時間の増加は生じない。
【００１１】以上のような処理で発行されたマーク存在
検出信号１１０，１０９や、メモリ１１７に記憶された
マーク波形の位置情報は、図１には省略されているイン
ターフェイス回路を介して制御計算機２１３に取り込ま
れる。
検出信号１１０，１０９や、メモリ１１７に記憶された
マーク波形の位置情報は、図１には省略されているイン
ターフェイス回路を介して制御計算機２１３に取り込ま
れる。
【００１２】
【発明の効果】以上説明してきたように本発明によれば
合わせマーク波形を累積加算し加算波形毎にエッジ検出
処理を行なうことにより、特に合わせマークの存在検出
の成功率を向上させることができる。また、位置検出に
ついては、検出再現性を向上させることができる。さら
に従来法に比べ、本発明による処理時間の増加は生じな
い。
合わせマーク波形を累積加算し加算波形毎にエッジ検出
処理を行なうことにより、特に合わせマークの存在検出
の成功率を向上させることができる。また、位置検出に
ついては、検出再現性を向上させることができる。さら
に従来法に比べ、本発明による処理時間の増加は生じな
い。
【図１】本発明を説明するための機能ブロック図であ
る。
る。
【図２】装置全体の概略構成図である。
【図３】エッジ検出回路の処理内容の説明図である。
１０１…フリップフロップ、１０２，２０１…鏡体、１
０３…加算器、１０４，１１７…メモリ、１０５…マル
チプレクサ、１０６…カウンタ、１０７…エッジ検出回
路、１０８…シフトレジスタ、１０９，１１０…存在検
出信号、１１２，１１３…制御信号、１１４…Ａ／Ｄ変
換器、２０５…試料、２０７…半導体検出器、２１０…
信号処理部、２１３…制御計算機、３０１…マーク波
形、３０２…スライスレベル、３０３…エッジ、３０６
…加算の飽和点。
０３…加算器、１０４，１１７…メモリ、１０５…マル
チプレクサ、１０６…カウンタ、１０７…エッジ検出回
路、１０８…シフトレジスタ、１０９，１１０…存在検
出信号、１１２，１１３…制御信号、１１４…Ａ／Ｄ変
換器、２０５…試料、２０７…半導体検出器、２１０…
信号処理部、２１３…制御計算機、３０１…マーク波
形、３０２…スライスレベル、３０３…エッジ、３０６
…加算の飽和点。
Claims (5)
- 【請求項１】電子線を発生させる電子銃と該電子銃から
発せられた電子線を試料面上に投射するための電子光学
系と、電子線を該試料面にて走査させるための偏向制御
系と該試料面に固定された半導体ウエハまたはマスク上
の合わせマークを電子線にて走査した時に生じる反射電
子あるいは二次電子を検出するための検出器と、該検出
器からの信号を増幅，周波数帯域制限するアナログ処理
部，該信号をデジタル量に変換するＡ／Ｄ変換部及びデ
ジタル量になった該信号を演算処理するデジタル処理部
とからなる信号処理系と、これら該電子光学系，該偏向
制御系，該信号処理系及び該試料を移動させるためのス
テージ制御系を一括制御し、高速かつ正確に描画制御を
行なうデータ制御系と、該データ制御系の制御計算機と
からなる電子線描画装置において、 合わせマーク位置検出を行なう際に、合わせマーク上を
電子線によって走査して得られるマーク波形を累積加算
し、加算毎にあらかじめ指定してあるスライスレベルを
過ぎる波形上の位置検出、いわゆるエッジ検出をハード
ウエア演算またはソフトウエア処理により行ない、マー
ク位置検出することを特徴とする電子線描画装置。 - 【請求項２】合わせマークの存在検出を行なう際に、走
査信号を累積加算し加算毎に上記エッジ検出をハードウ
エア演算またはソフトウエア処理により行ない、あらか
じめ指定されている数のエッジを有するマーク波形が、
指定本数見つかった場合にマーク有りとすることを特徴
とする請求項１記載の電子線描画装置。 - 【請求項３】合わせマークの存在検出を行なう際に、走
査信号を累積加算し加算毎に上記エッジ検出をハードウ
エア演算またはソフトウエア処理により行ない、あらか
じめ指定されている数のエッジを有するマーク波形が指
定本数以上見つかり、かつ加算波形に飽和（オーバーフ
ロー）が生じた場合にマーク有りとすることを特徴とす
る請求項１記載の電子線描画装置。 - 【請求項４】請求項３の合わせマークの存在検出法にお
いて、マーク波形が上に凸であり、スライスレベルを波
形ベースより上に設定した場合は通常の累積加算を行な
い、マーク波形が下に凸であり、スライスレベルを波形
ベースより下に設定した場合は検出波形の全ビットを反
転して累積加算を行なうことを特徴とする電子線描画装
置。 - 【請求項５】請求項１の合わせマーク位置検出におい
て、加算波形を常に１／２として累積加算及びエッジ検
出することにより、加算によるマーク波形のベース増加
及び加算オーバーフローなく位置検出できることを特徴
とする電子線描画装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247600A JPH0697060A (ja) | 1992-09-17 | 1992-09-17 | 電子線描画装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247600A JPH0697060A (ja) | 1992-09-17 | 1992-09-17 | 電子線描画装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697060A true JPH0697060A (ja) | 1994-04-08 |
Family
ID=17165926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247600A Pending JPH0697060A (ja) | 1992-09-17 | 1992-09-17 | 電子線描画装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6220966B1 (en) | 1997-09-12 | 2001-04-24 | Unisia Jecs Corporation | Torque transmitting and torsion damping apparatus with torsion damper |
-
1992
- 1992-09-17 JP JP4247600A patent/JPH0697060A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6220966B1 (en) | 1997-09-12 | 2001-04-24 | Unisia Jecs Corporation | Torque transmitting and torsion damping apparatus with torsion damper |
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