JPH1145575A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 その構成の最適化を図り、サブスレッショル
ド電流低減効果を高めうるダイナミック型ＲＡＭ等を実
現する。 【解決手段】 サブスレッショルド電流低減方式を採る
ダイナミック型ＲＡＭ等において、例えば、短い復帰時
間を必要とするが同時に動作状態とされる回路数の少な
いＸアドレスデコーダＸＤ，ワード線駆動回路ＷＤなら
びにＹアドレスデコーダＹＤ等のアドレスデコーダ部に
スイッチドソース方式を採用し、復帰時間の影響を受け
にくくしかも同時に動作状態とされる回路数の多いアド
レスバッファＸＢ及びＹＢ，アドレスプリデコーダＸＰ
及びＸＹならびにタイミング発生回路ＴＧ等のランダム
ロジック部にはウェル電位制御方式を採用するなどし
て、ダイナミック型ＲＡＭ等の周辺回路を構成する各ブ
ロックの特性に応じて、二つのサブスレッショルド電流
低減方式を選択的に組み合わせて採用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、スタンバイ時のサブスレッショルド
電流低減を図ったダイナミック型ＲＡＭ（ランダムアク
セスメモリ）ならびにその構成の最適化に利用して特に
有効な技術に関する。

【０００２】

【従来の技術】所定の論理回路を構成しアクティブ時は
その高電位側電源電圧が例えば電源電圧ＶＣＣとされそ
の低電位側電源電圧が例えば接地電位ＶＳＳつまり０Ｖ
（ボルト）とされる論理ゲートのうち、スタンバイ時に
その入力信号がハイレベルに固定される論理ゲートの高
電位側電源電圧を例えば０．３Ｖ程度選択的に低くし、
その入力信号がロウレベルに固定される論理ゲートの低
電位側電源電圧を例えば０．３Ｖ程度選択的に高くする
ことで、ダイナミック型ＲＡＭ等のスタンバイ時におけ
るサブスレッショルド電流低減を図り得るいわゆるスイ
ッチドソース（Ｓｗｉｔｃｈｅｄ Ｓｏｕｒｃｅ）方式
がある。また、所定の論理ゲートを構成するＰチャンネ
ルＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジ
スタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とする）等のウェル領域
に供給される基板電圧を、アクティブ時は例えば接地電
位ＶＳＳつまり０Ｖとし、スタンバイ時には例えば−１
Ｖのような所定の負電位とすることで、同様にダイナミ
ック型ＲＡＭ等のスタンバイ時におけるサブスレッショ
ルド電流低減を図り得るいわゆるウェル電位制御方式が
ある。

【０００３】

【発明が解決しようとする課題】上記二つのサブスレッ
ショルド電流低減方式は、その基本原理に見合った利害
得失を持つ。すなわち、スイッチドソース方式は、高電
位側電源電圧より例えば０．３Ｖ程度低いサブ電源電圧
を供給するためのサブ電源電圧供給配線と、低電位側電
源電圧より例えば０．３Ｖ程度高いサブ接地電位を供給
するためのサブ接地電位供給配線とを必要とする。この
ため、比較的大きな配線幅を要する電源供給配線が二分
され、そのレイアウト所要面積が増大する。また、これ
に対処しようとして電源供給配線を細くすると、その配
線抵抗が増大し、回路動作の高速性を阻害する。しか
し、スイッチドソース方式では、寄生容量が小さいため
に回路のスタンバイ状態からアクティブ状態への復帰時
間が短くなるとともに、負電位の基板電圧を生成するた
めの内部電圧発生回路も必要なくなる。

【０００４】一方、ウェル電位制御方式では、電源供給
配線が二分されないため充分な配線幅を確保できるとと
もに、スイッチドソース方式に比較してスタンバイ−ア
クティブ状態切り換え時のタイミング制御が容易とな
る。しかし、基板電圧を受けるウェル領域等の寄生容量
が大きいために回路のスタンバイ状態からアクティブ状
態への復帰時間が長くなり、負電位の基板電圧を生成す
るための内部電圧発生回路も必要となる。また、特にウ
ェル電位制御をＰチャンネル及びＮチャンネルＭＯＳＦ
ＥＴの両方で実施する場合、いわゆるトリプルウェル
（３重ウェル）構造が必須となり、ダイナミック型ＲＡ
Ｍ等の製造工程が複雑となる。

【０００５】ダイナミック型ＲＡＭ等において、その周
辺回路を構成する各ブロックは、例えば復帰時間が与え
る影響の度合いや同時に動作状態となる回路数等に応じ
て、スイッチドソース方式又はウェル電位制御方式のい
ずれかに適合しやすい特性を持つ。ところが、従来のダ
イナミック型ＲＡＭ等では、各ブロックの特性に関係な
く、スイッチドソース方式又はウェル電位制御方式のい
ずれか一方のみが採用されるため、ダイナミック型ＲＡ
Ｍ等の構成が最適化されたものとはならず、各サブスレ
ッショルド電流低減方式の効果も充分に発揮されない。

【０００６】この発明の目的は、その構成の最適化を図
り、サブスレッショルド電流低減効果を高めうるダイナ
ミック型ＲＡＭ等を実現することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、サブスレッショルド電流低減
方式を採るダイナミック型ＲＡＭ等において、例えば、
短い復帰時間を必要とするが同時に動作状態とされる回
路数の少ないＸアドレスデコーダ，ワード線駆動回路な
らびにＹアドレスデコーダ等のアドレスデコーダ部に、
スイッチドソース方式を採用し、復帰時間の影響を受け
にくくしかも同時に動作状態とされる回路数の多いアド
レスバッファ，アドレスプリデコーダならびにタイミン
グ発生回路等のランダムロジック部には、ウェル電位制
御方式を採用するなどして、ダイナミック型ＲＡＭ等の
周辺回路を構成する各ブロックの特性に応じて、二つの
サブスレッショルド電流低減方式を選択的に組み合わせ
て採用する。また、ウェル電位制御方式を採用する回路
では、そのウェル電位をサブスレッショルド電流が低減
される電位に固定して用いる方式を選択的に組み合わせ
て採用する。

【０００９】上記した手段によれば、スイッチドソース
方式又はウェル電位制御方式を、それぞれに適合しうる
ブロックに選択的に採用することができるため、ダイナ
ミック型ＲＡＭ等の構成を最適化し、各サブスレッショ
ルド電流低減方式の効果を充分に発揮することができ
る。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭの一実施例のブロック図が示され
ている。同図をもとに、まずこの実施例のダイナミック
型ＲＡＭの構成及び動作の概要について説明する。な
お、図１の各ブロックを構成する回路素子は、特に制限
されないが、公知のＭＯＳＦＥＴ集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板面上に
形成される。

【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、特に制限されないが、８個のメモリマット
ＭＡＴ０〜ＭＡＴ７を備え、これらのメモリマットのそ
れぞれは、図のメモリマットＭＡＴ０に代表して示され
るように、そのレイアウト所要面積の大半を占めて配置
されるメモリアレイＭＡＲＹと、その直接周辺回路とな
るＸアドレスデコーダＸＤ，ワード線駆動回路ＷＤ，セ
ンスアンプＳＡ，センスアンプ駆動回路ＳＤならびにＹ
アドレスデコーダＹＤとを備える。

【００１２】メモリマットＭＡＴ０〜ＭＡＴ７のメモリ
アレイＭＡＲＹは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とをそれぞれ含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミ
ック型メモリセルがそれぞれ格子状に配置される。

【００１３】メモリマットＭＡＴ０〜ＭＡＴ７の各メモ
リアレイＭＡＲＹを構成するワードは、その下方におい
て対応するワード線駆動回路ＷＤに結合され、それぞれ
択一的に選択状態とされる。メモリマットＭＡＴ０〜Ｍ
ＡＴ７のワード線駆動回路ＷＤには、対応するＸアドレ
スデコーダＸＤから所定ビットのワード線駆動信号が供
給される。また、各メモリマットのＸアドレスデコーダ
ＸＤには、ＸプリデコーダＸＰから所定ビットのプリデ
コード信号が共通に供給され、タイミング発生回路ＴＧ
から内部制御信号ＸＤＧが共通に供給される。このＸプ
リデコーダＸＰには、ＸアドレスバッファＸＢからｉ＋
１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給される。
また、ＸアドレスバッファＸＢには、アドレス入力端子
Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時
分割的に供給され、タイミング発生回路ＴＧから内部制
御信号ＸＬが供給される。

【００１４】ＸアドレスバッファＸＢは、外部のアクセ
ス装置からアドレス入力端子Ａ０〜Ａｉを介して供給さ
れるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬ
に従って取り込み、保持するとともに、これらのＸアド
レス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成し
て、ＸプリデコーダＸＰに供給する。ＸプリデコーダＸ
Ｐは、ＸアドレスバッファＸＢから供給される内部アド
レス信号Ｘ０〜Ｘｉを所定ビットずつ組み合わせてデコ
ードし、対応するプリデコード信号を選択的に形成し
て、メモリマットＭＡＴ０〜ＭＡＴ７の各Ｘアドレスデ
コーダＸＤに供給する。メモリマットＭＡＴ０〜ＭＡＴ
７の各ＸアドレスデコーダＸＤは、内部制御信号ＸＤＧ
のハイレベルを受けて選択的に動作状態とされ、Ｘプリ
デコーダＸＰから供給されるプリデコード信号を組み合
わせてデコードし、対応するワード線駆動信号を択一的
に有効レベルとする。ワード線駆動回路ＷＤは、これら
のワード線駆動信号の択一的な有効レベルを受けて、対
応するメモリアレイＭＡＲＹの対応するワード線を択一
的にハイレベルの選択状態とする。

【００１５】次に、メモリマットＭＡＴ０〜ＭＡＴ７の
メモリアレイＭＡＲＹを構成する相補ビット線は、その
左方において対応するセンスアンプＳＡに結合され、こ
のセンスアンプＳＡを介して相補共通データ線ＣＤ０＊
〜ＣＤ７＊（ここで、例えば非反転共通データ線ＣＤ０
及び反転共通データ線ＣＤ０Ｂを、合わせて相補共通デ
ータ線ＣＤ０＊のように＊を付して表す。また、それが
有効とされるとき選択的にロウレベルとされるいわゆる
反転信号等については、その名称の末尾にＢを付して表
す。以下同様）にそれぞれ択一的に接続される。

【００１６】メモリマットＭＡＴ０〜ＭＡＴ７の各セン
スアンプＳＡには、対応するＹアドレスデコーダＹＤか
ら所定数のビット線選択信号がそれぞれ供給され、対応
するセンスアンプ駆動回路ＳＤから図示されないコモン
ソース線ＣＳＰ及びＣＳＮを介してその動作電源となる
電源電圧ＶＣＣ及び接地電位ＶＳＳが選択的に供給され
る。これらのセンスアンプ駆動回路ＳＤには、タイミン
グ発生回路ＴＧから内部制御信号ＰＡが共通に供給され
る。また、各メモリマットのＹアドレスデコーダＹＤに
は、ＹプリデコーダＹＰから所定ビットのプリデコード
信号が共通に供給され、タイミング発生回路ＴＧから内
部制御信号ＹＤＧが共通に供給される。Ｙプリデコーダ
ＹＰには、ＹアドレスバッファＹＢからｉ＋１ビットの
内部アドレス信号Ｙ０〜Ｙｉが供給される。また、Ｙア
ドレスバッファＹＢには、アドレス入力端子Ａ０〜Ａｉ
を介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供
給され、タイミング発生回路ＴＧから内部制御信号ＹＬ
が供給される。

【００１７】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成し、ＹプリデコーダＹＰに
供給する。ＹプリデコーダＹＰは、Ｙアドレスバッファ
ＹＢから供給される内部アドレス信号Ｙ０〜Ｙｉを所定
ビットずつ組み合わせてデコードし、対応するプリデコ
ード信号を選択的に形成して、メモリマットＭＡＴ０〜
ＭＡＴ７のＹアドレスデコーダＹＤに供給する。メモリ
マットＭＡＴ０〜ＭＡＴ７のＹアドレスデコーダＹＤ
は、内部制御信号ＹＤＧのハイレベルを受けてそれぞれ
選択的に動作状態とされ、ＹプリデコーダＹＰから供給
されるプリデコード信号を組み合わせてデコードし、そ
の出力信号たるビット線選択信号の対応するビットを択
一的にハイレベルの選択状態とする。

【００１８】メモリマットＭＡＴ０〜ＭＡＴ７のセンス
アンプＳＡは、メモリアレイＭＡＲＹの各相補ビット線
に対応して設けられる所定数の単位回路をそれぞれ含
み、これらの単位回路のそれぞれは、一対のＣＭＯＳ
（相補型ＭＯＳ）インバータが交差結合されてなる単位
増幅回路と、一対のスイッチＭＯＳＦＥＴとを含む。こ
のうち、各単位回路の単位増幅回路は、内部制御信号Ｐ
Ａがハイレベルとされることで選択的にかつ一斉に動作
状態とされ、メモリアレイＭＡＲＹの選択されたワード
線に結合される所定数のメモリセルから対応する相補ビ
ット線を介して出力される微小読み出し信号をそれぞれ
増幅して、ハイレベル又はロウレベルの２値読み出し信
号とする。また、各単位回路のスイッチＭＯＳＦＥＴ
は、ビット線選択信号の対応するビットがハイレベルと
されることでそれぞれ選択的にオン状態とされ、各メモ
リアレイＭＡＲＹの対応する１組の相補ビット線と相補
共通データ線ＣＤ０＊〜ＣＤ７＊との間をそれぞれ選択
的に接続状態とする。

【００１９】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
データ入出力回路ＩＯの対応する単位回路に結合され
る。データ入出力回路ＩＯの各単位回路は、図示されな
いライトアンプ及びメインアンプならびにデータ入力バ
ッファ及びデータ出力バッファをそれぞれ含む。このう
ち、各単位回路のライトアンプの出力端子及びメインア
ンプの入力端子は、対応する相補共通データ線ＣＤ０＊
〜ＣＤ７＊にそれぞれ共通結合される。また、各単位回
路のライトアンプの入力端子は、対応するデータ入力バ
ッファの出力端子にそれぞれ結合され、各単位回路のデ
ータ入力バッファの入力端子は、対応するデータ入出力
端子Ｄ０〜Ｄ７にそれぞれ結合される。さらに、各単位
回路のメインアンプの出力端子は、対応するデータ出力
バッファの入力端子にそれぞれ結合され、各単位回路の
データ出力バッファの出力端子は、対応するデータ入出
力端子Ｄ０〜Ｄ７にそれぞれ結合される。

【００２０】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
７を介して供給される書き込みデータの対応するビット
を取り込み、対応するライトアンプに伝達する。これら
の書き込みデータは、各単位回路のライトアンプによっ
て所定の相補書き込み信号とされた後、相補共通データ
線ＣＤ０＊〜ＣＤ７＊を介してメモリマットＭＡＴ０〜
ＭＡＴ７の各メモリアレイＭＡＲＹの選択されたそれぞ
れ１個、合計８個のメモリセルに書き込まれる。

【００２１】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリマットＭＡＴ０〜
ＭＡＴ７の選択された合計８個のメモリセルから相補共
通データ線ＣＤ０＊〜ＣＤ７＊を介して出力される２値
読み出し信号をさらに増幅して、対応するデータ出力バ
ッファにそれぞれ伝達する。これらの読み出しデータ
は、各単位回路のデータ出力バッファからデータ入出力
端子Ｄ０〜Ｄ７を介して出力される。

【００２２】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号を選択的に形成して、ダイ
ナミック型ＲＡＭの各部に供給する。また、内部電圧発
生回路ＶＧは、外部端子ＶＣＣ又はＶＳＳを介して供給
される電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに、所
定の内部電圧ＶＷＬ及びＶＢＢを生成し、ダイナミック
型ＲＡＭの各部に供給する。なお、特に制限されない
が、電源電圧ＶＣＣは、＋３．３Ｖのような所定の正電
位とされる。また、内部電圧ＶＷＬは、−１Ｖのような
所定の負電位とされ、後述するように、所定の回路のＰ
チャンネルＭＯＳＦＥＴが形成されるウェル領域に基板
電圧として供給される。さらに、内部電圧ＶＢＢは、同
様な所定の負電位とされ、ダイナミック型ＲＡＭの形成
基体となる半導体基板に基板バックバイアス電圧として
供給される。

【００２３】この実施例において、ダイナミック型ＲＡ
Ｍは、周辺回路を構成する各ブロックの特性に合わせて
二つのサブスレッショルド電流低減方式、つまりスイッ
チドソース方式及びウェル電位制御方式を選択的に組み
合わせて採用している。すなわち、この実施例のダイナ
ミック型ＲＡＭでは、特に制限されないが、図１に網か
け表示されるように、ＸアドレスデコーダＸＤ，ワード
線駆動回路ＷＤ，センスアンプ駆動回路ＳＤならびにＹ
アドレスデコーダＹＤにおいてスイッチドソース方式が
採られるとともに、同図に斜線表示されるように、Ｘア
ドレスバッファＸＢ，ＸプリデコーダＸＰ，Ｙアドレス
バッファＹＢ，ＹプリデコーダＹＰならびにタイミング
発生回路ＴＧにおいてウェル電位制御方式が採られる。
これにより、スイッチドソース方式又はウェル電位制御
方式を、それぞれに適合しうるブロックに選択的に採用
し、ダイナミック型ＲＡＭ等の構成を最適化して、各方
式の効果を充分に発揮することができる。スイッチドソ
ース方式及びウェル電位制御方式の利害得失等について
は、後で詳細に説明する。なお、タイミング発生回路Ｔ
Ｇは、図３に示されるように、スイッチドソース方式及
びウェル電位制御方式のいずれをも採らないブロックと
してもよい。

【００２４】図２には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示されている。同図をもとに、
この実施例のダイナミック型ＲＡＭの基板レイアウトの
概要について説明する。なお、メモリマットＭＡＴ０〜
ＭＡＴ７に関する以下の説明は、メモリマットＭＡＴ０
を例に進める。また、以下の記述では、図２の位置関係
をもって半導体基板ＣＨＩＰ面での上下左右を表す。

【００２５】図２において、ダイナミック型ＲＡＭは、
いわゆるＬＯＣ（Ｌｅａｄ ＯｎＣｈｉｐ）パッケージ
方式を採り、ボンディングパッドは、半導体基板ＣＨＩ
Ｐの長辺方向つまり縦の中心線に沿って直線状に集中し
て配置される。これらのボンディングパッドの近傍に
は、静電保護回路を含む入力回路（入力バッファ）及び
出力回路（出力バッファ）や、これを含むＸアドレスバ
ッファＸＢ，ＹアドレスバッファＹＢならびにタイミン
グ発生回路ＴＧ等が配置される。

【００２６】半導体基板ＣＨＩＰの縦の中心線の左側に
は、上からメモリマットＭＡＴ０，ＭＡＴ２，ＭＡＴ４
ならびにＭＡＴ６が順次配置され、その右側には、メモ
リマットＭＡＴ１，ＭＡＴ３，ＭＡＴ５ならびにＭＡＴ
７が配置される。

【００２７】ここで、メモリマットＭＡＴ０〜ＭＡＴ７
のそれぞれは、前述のように、メモリアレイＭＡＲＹを
備え、このメモリアレイＭＡＲＹは、メモリマットＭＡ
Ｔ０に例示されるように、ＸアドレスデコーダＸＤ及び
ワード線駆動回路ＷＤをはさむべく８対のサブメモリア
レイＭＡＲＹＬ及びＭＡＲＹＲに分割される。サブメモ
リアレイＭＡＲＹＬ及びＭＡＲＹＲの内側には、同様に
分割されたセンスアンプＳＡＬ及びＳＡＲが配置され、
そのさらに内側には、やはり分割されたＹアドレスデコ
ーダＹＤＬ及びＹＤＲが配置される。対をなすセンスア
ンプＳＡＬ及びＳＡＲの間には、対応するセンスアンプ
駆動回路ＳＤが配置される。

【００２８】前述のように、この実施例では、図２に網
かけ表示されたＸアドレスデコーダＸＤ，ワード線駆動
回路ＷＤ，センスアンプ駆動回路ＳＤならびにＹアドレ
スデコーダＹＤにスイッチドソース方式が採られ、斜線
表示されたＸアドレスバッファＸＢ，ＸプリデコーダＸ
Ｐ，ＹアドレスバッファＹＢ，ＹプリデコーダＹＰなら
びにタイミング発生回路ＴＧにはウェル電位制御方式が
採られる。なお、タイミング発生回路ＴＧは、図４に示
されるように、スイッチドソース方式及びウェル電位制
御方式のいずれをも採らないブロックとしてもよい。

【００２９】図５には、図１のダイナミック型ＲＡＭに
含まれるアドレスデコーダ部（第１の論理回路）の一実
施例の基本的回路図が示され、図６には、その一実施例
の信号波形図が示されている。両図をもとに、この実施
例のダイナミック型ＲＡＭのＸアドレスデコーダＸＤ，
ワード線駆動回路ＷＤならびにＹアドレスバッファＹＢ
に代表されるアドレスデコーダ部の基本的回路構成とそ
の特徴について説明する。なお、図５に示される回路構
成は、この実施例のダイナミック型ＲＡＭのアドレスデ
コーダ部の基本的構成を示すものであって、アドレスデ
コーダ部の実際の具体的構成や論理構成を言及するもの
ではない。また、図５において、そのチャネル（バック
ゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネ
ル型であって、矢印の付されないＮチャンネルＭＯＳＦ
ＥＴと区別される。

【００３０】図５において、アドレスデコーダ部は、特
に制限されないが、直列結合された４個のＣＭＯＳイン
バータＶ１〜Ｖ４を含む。これらのインバータＶ１〜Ｖ
４のそれぞれは、周知のように、そのゲート及びドレイ
ンが共通結合された一対のＰチャンネル及びＮチャンネ
ルＭＯＳＦＥＴからなる。各対のＰチャンネル及びＮチ
ャンネルＭＯＳＦＥＴの共通結合されたゲートは、各イ
ンバータの入力端子となり、共通結合されたドレイン
は、その出力端子となる。

【００３１】アドレスデコーダ部を構成する先頭のイン
バータＶ１の入力端子には、図示されない前段回路から
内部信号ＡＤＩが供給され、最後のインバータＶ４の出
力信号は、内部信号ＡＤＯとして図示されない後段回路
に供給される。なお、特に制限されないが、ダイナミッ
ク型ＲＡＭならびにこれを含むシステムがスタンバイ状
態とされるとき、内部信号ＡＤＩは接地電位ＶＳＳのよ
うなロウレベル‘Ｌ’に固定される。したがって、イン
バータＶ１の出力信号のスタンバイ時における論理レベ
ルは、電源電圧ＶＣＣのようなハイレベル‘Ｈ’とな
り、インバータＶ２及びＶ３の出力信号のスタンバイ時
における論理レベルは、それぞれロウレベル‘Ｌ’及び
ハイレベル‘Ｈ’となる。言うまでもなく、インバータ
Ｖ４の出力信号つまり内部信号ＡＤＯのスタンバイ時に
おける論理レベルは、ロウレベル‘Ｌ’となる。言い換
えるならば、スタンバイ時におけるインバータＶ１及び
Ｖ３の入力信号の論理レベルは、ともにロウレベル
‘Ｌ’となり、インバータＶ２及びＶ４の入力信号の論
理レベルは、ともにハイレベル‘Ｈ 'となる。

【００３２】この実施例において、Ｘアドレスデコーダ
ＸＤ，ワード線駆動回路ＷＤならびにＹアドレスデコー
ダＹＤを含むアドレスデコーダ部には、サブスレッショ
ルド電流の低減を図るため、スイッチドソース方式が採
られる。すなわち、ダイナミック型ＲＡＭならびにこれ
を含むシステムがスタンバイ状態とされるとき、その入
力信号の論理レベルがロウレベル‘Ｌ’に固定されるイ
ンバータＶ１及びＶ３では、その高電位側電源端子が電
源電圧供給配線ＳＶＣＣに結合されるが、その低電位側
電源端子はサブ接地電位供給配線ＳＶＳＴに結合され
る。また、その入力信号の論理レベルがハイレベル
‘Ｈ’に固定されるインバータＶ２及びＶ４では、その
低電位側電源端子が接地電位供給配線ＳＶＳＳに結合さ
れるが、その高電位側電源端子はサブ電源電圧供給配線
ＳＶＣＴに結合される。

【００３３】アドレスデコーダ部の電源電圧供給配線Ｓ
ＶＣＣとサブ電源電圧供給配線ＳＶＣＴとの間には、そ
のゲートにスイッチ制御信号つまり内部制御信号ＣＳＰ
を受けるＰチャンネル型のスイッチＭＯＳＦＥＴＰ１が
設けられ、接地電位供給配線ＳＶＳＳとサブ接地電位供
給配線ＳＶＳＴとの間には、そのゲートに内部信号ＣＳ
Ｎを受けるＮチャンネル型のスイッチＭＯＳＦＥＴＮ１
が設けられる。なお、電源電圧供給配線ＳＶＣＣには、
図６に示されるように、ダイナミック型ＲＡＭの動作状
態に関係なく電源電圧ＶＣＣが常時供給され、接地電位
供給配線ＳＶＳＳには、接地電位ＶＳＳつまり０Ｖが常
時供給される。一方、内部制御信号ＣＳＰは、ダイナミ
ック型ＲＡＭがスタンバイ状態とされるとき、電源電圧
ＶＣＣのようなハイレベルとされ、ダイナミック型ＲＡ
Ｍがアクティブ状態とされるときには、接地電位ＶＳＳ
のようなロウレベルとされる。また、内部制御信号ＣＳ
Ｎは、ダイナミック型ＲＡＭがスタンバイ状態とされる
とき、接地電位ＶＳＳのようなハイレベルとされ、ダイ
ナミック型ＲＡＭがアクティブ状態とされるときには、
電源電圧ＶＣＣのようなハイレベルとされる。

【００３４】ダイナミック型ＲＡＭがアクティブ状態と
されるとき、スイッチＭＯＳＦＥＴＰ１は、内部制御信
号ＣＳＰのロウレベルを受けてオン状態となり、スイッ
チＭＯＳＦＥＴＮ１は、内部制御信号ＣＳＮのハイレベ
ルを受けてオン状態となる。したがって、サブ電源電圧
供給配線ＳＶＣＴには、スイッチＭＯＳＦＥＴＰ１を介
して電源電圧ＶＣＣが供給され、サブ接地電位供給配線
ＳＶＳＴには、スイッチＭＯＳＦＥＴＮ１を介して接地
電位ＶＳＳが供給される。

【００３５】一方、ダイナミック型ＲＡＭがスタンバイ
状態とされるとき、スイッチＭＯＳＦＥＴＰ１は、内部
制御信号ＣＳＰのハイレベルを受けてオフ状態となり、
スイッチＭＯＳＦＥＴＮ１は、内部制御信号ＣＳＮのロ
ウレベルを受けてオフ状態となる。したがって、サブ電
源電圧供給配線ＳＶＣＴの電位は、スイッチＭＯＳＦＥ
ＴＰ１とインバータＶ２及びＶ４を構成するＰチャンネ
ルＭＯＳＦＥＴとのオフ抵抗比に応じて、例えば電源電
圧ＶＣＣより０．３Ｖだけ低い３．０Ｖに設定され、サ
ブ接地電位供給配線ＳＶＳＴの電位は、インバータＶ１
及びＶ３を構成するＮチャンネルＭＯＳＦＥＴとスイッ
チＭＯＳＦＥＴＮ１とのオフ抵抗比に応じて、接地電位
ＶＳＳより０．３Ｖだけ高い０．３Ｖに設定される。

【００３６】これらのことから、その入力信号のスタン
バイ時における論理レベルがロウレベル‘Ｌ’に固定さ
れるアドレスデコーダ部のインバータＶ１及びＶ３で
は、ＰチャンネルＭＯＳＦＥＴは各入力信号のロウレベ
ルを受けてオン状態となるが、ＮチャンネルＭＯＳＦＥ
Ｔはそのゲート及びソース間が逆バイアス状態となって
深いオフ状態となり、これによってそのサブスレッショ
ルド電流が低減される。一方、その入力信号のスタンバ
イ時における論理レベルがハイレベル‘Ｈ’に固定され
るアドレスデコーダ部のインバータＶ２及びＶ４では、
ＮチャンネルＭＯＳＦＥＴは各入力信号のハイレベルを
受けてオン状態となるが、ＰチャンネルＭＯＳＦＥＴは
そのゲート及びソース間が逆バイアス状態となって深い
オフ状態となり、これによってそのサブスレッショルド
電流が低減される。

【００３７】ＸアドレスバッファＸＢ，ワード線駆動回
路ＷＤならびにＹアドレスデコーダＹＤを含むアドレス
デコーダ部は、比較的短い復帰時間を必要とするが、そ
の同時に動作状態とされる回路数は、例えばワード線が
択一的に選択状態とされるため、少ない。アドレスデコ
ーダ部のこのような特性は、後述するように、スイッチ
ドソース方式と相性が良く、これによってダイナミック
型ＲＡＭの構成を最適化し、スイッチドソース方式の効
果を充分に活かすことができる。

【００３８】図７には、図１のダイナミック型ＲＡＭに
含まれるランダムロジック部（第２の論理回路）の第１
の実施例の基本的断面構造図が示されている。同図によ
り、この実施例のダイナミック型ＲＡＭのタイミング発
生回路ＴＧに代表されるランダムロジック部の基本的断
面構造とその特徴について説明する。なお、図７は、ラ
ンダムロジック部の基本的デバイス構造の概要を示すも
のであって、その実際の具体的デバイス構成や形状を言
及するものではない。

【００３９】図７において、この実施例のダイナミック
型ＲＡＭは、Ｐ型半導体基板ＰＳＵＢをその形成基体と
する。また、ランダムロジック部を構成するＰチャンネ
ルＭＯＳＦＥＴ（ＰＭＯＳ）は、半導体基板ＰＳＵＢ面
上のＮ型ウェル領域ＮＷＥＬＬに形成された一対のＰ型
拡散層Ｐ⁺ をそのソース及びドレインとし、Ｎチャンネ
ルＭＯＳＦＥＴ（ＮＭＯＳ）は、半導体基板ＰＳＵＢ面
上のＰ型ウェル領域ＰＷＥＬＬに形成された一対のＮ型
拡散層Ｎ⁺ をそのソース及びドレインとする。Ｐチャン
ネル及びＮチャンネルＭＯＳＦＥＴのソース又はドレイ
ンとなる一対のＰ型拡散層Ｐ⁺ 又はＮ型拡散層Ｎ⁺ の
間、つまりそのチャネルの上層には、所定の膜厚の絶縁
膜ＩＬを挟んでゲート層ＦＧがそれぞれ形成される。こ
れらのゲート層ＦＧつまり各ＭＯＳＦＥＴのゲートに
は、電源電圧ＶＣＣをハイレベルとし接地電位ＶＳＳを
ロウレベルとする所定の内部信号が供給され、これを受
けて各ＭＯＳＦＥＴが選択的にオン状態又はオフ状態と
される。

【００４０】この実施例において、ＮチャンネルＭＯＳ
ＦＥＴが形成されるＰ型ウェル領域ＰＷＥＬＬには、対
応するＰ型拡散層Ｐ⁺ を介して所定の内部電圧ＶＷＬが
供給される。この内部電圧ＶＷＬは、ダイナミック型Ｒ
ＡＭがアクティブ状態とされるとき、接地電位ＶＳＳつ
まり０Ｖとされ、ダイナミック型ＲＡＭがスタンバイ状
態とされるときには、例えば−１Ｖのような負電位とさ
れる。この結果、ランダムロジック部を構成するＮチャ
ンネルＭＯＳＦＥＴは、ダイナミック型ＲＡＭがアクテ
ィブ状態とされ内部電圧ＶＷＬが接地電位ＶＳＳとされ
るとき、比較的浅いバイアス状態となって高速動作する
ことが可能となるが、ダイナミック型ＲＡＭがスタンバ
イ状態とされ内部電圧ＶＷＬが−１Ｖのような負電位と
されるときには、そのゲート及びソース間が比較的深い
逆バイアス状態となり、これによってそのサブスレッシ
ョルド電流が低減されるものとなる。

【００４１】タイミング発生回路ＴＧと、Ｘアドレスバ
ッファＸＢ，ＸプリデコーダＸＰ，Ｙアドレスバッファ
ＹＢならびにＹプリデコーダＹＰを含むランダムロジッ
ク部は、アクティブ時、同時に動作状態とされる回路数
は多いが、復帰時間の影響は受けにくい。ランダムロジ
ック部のこのような特性は、後述するように、ウェル電
位制御方式と相性が良く、これによってダイナミック型
ＲＡＭの構成を最適化し、スイッチドソース方式の効果
を充分に活かすことができる。

【００４２】なお、ウェル電位制御方式は、Ｐ型ウェル
領域ＰＷＥＬＬ等に結合される寄生容量が大きいことか
ら、スタンバイ状態からアクティブ状態への復帰時間が
比較的長くなるという欠点を持つが、ランダムロジック
部は、復帰時間の影響を受けにくいため、深刻な問題と
はならない。また、この復帰時間が問題となる場合に
は、この部分のウェル電圧ＶＷＬをサブスレッショルド
電流が低減される電位に固定してもよい。この場合、動
作速度が少し増加する。

【００４３】図８には、図１のダイナミック型ＲＡＭに
含まれるランダムロジック部の第２の実施例の基本的断
面構造図が示されている。なお、この実施例のランダム
ロジック部は、前記図７の実施例を基本的に踏襲するも
のであるため、これと異なる部分についてのみ説明を追
加する。

【００４４】図８において、ダイナミック型ＲＡＭは、
いわゆるＳＯＩ（ＳｉｌｉｃｏｎＯｎ Ｉｎｓｕｌａｔ
ｏｒ）構造を採り、ランダムロジック部を構成するＰチ
ャンネルＭＯＳＦＥＴは、絶縁層ＩＮＳ上のＮ型ウェル
領域ＮＷＥＬＬに形成された一対のＰ型拡散層Ｐ⁺ をそ
のソース及びドレインとし、ＮチャンネルＭＯＳＦＥＴ
は、やはり絶縁層ＩＮＳ上のＰ型ウェル領域ＰＷＥＬＬ
に形成された一対のＮ型拡散層Ｎ⁺ をそのソース及びド
レインとする。ＮチャンネルＭＯＳＦＥＴが形成される
Ｐ型ウェル領域ＰＷＥＬＬには、Ｐ型拡散層Ｐ⁺ を介し
て、スタンバイ時に選択的に負電位とされる内部電圧Ｖ
ＷＬが供給される。

【００４５】周知のように、ＳＯＩ構造を採るダイナミ
ック型ＲＡＭでは、Ｐ型ウェル領域ＰＷＥＬＬ等に結合
される寄生容量が比較的小さくなり、相応してスタンバ
イ状態からアクティブ状態への復帰時間が短くなる。こ
の結果、ＳＯＩ構造を採ることで、復帰時間が長くなる
というウェル電位制御方式の欠点を抑制することがで
き、これによってその適用範囲を拡大することが可能と
なる。

【００４６】図９には、この実施例のダイナミック型Ｒ
ＡＭで採用される二つのサブスレッショルド電流低減方
式つまりスイッチドソース方式及びウェル電位制御方式
の利害得失を比較説明するための解説図が示されてい
る。同図をもとに、スイッチドソース方式及びウェル電
位制御方式の利害得失を整理し、本実施例のダイナミッ
ク型ＲＡＭにおける組み合わせ及びその特徴について説
明する。

【００４７】図９において、スイッチドソース方式は、
既に前記図５及び図６で説明したように、スタンバイ時
にその入力信号がハイレベルに固定されるインバータ等
の論理ゲートの高電位側電源電圧を例えば０．３Ｖ程度
選択的に低くし、その入力信号がロウレベルに固定され
る論理ゲートの低電位側電源電圧を例えば０．３Ｖ程度
選択的に高くすることで、スタンバイ時のサブスレッシ
ョルド電流を低減するものであって、そのスタンバイ状
態からアクティブ状態への復帰時間は、サブ電源電圧供
給配線及びサブ接地電位供給配線に結合される寄生容量
が少ないため、短くて済む。また、サブ電源電圧供給配
線及びサブ接地電位供給配線の電位が、スイッチＭＯＳ
ＦＥＴと各論理ゲートを構成するＰチャンネル又はＮチ
ャンネルＭＯＳＦＥＴとのオフ抵抗比に従って設定され
るため、例えば−１Ｖのような負電位の内部電圧を生成
する必要がなく、これを生成する内部電圧発生回路の設
置も必要ない。さらに、本方式をＰチャンネル及びＮチ
ャンネルＭＯＳＦＥＴの両方に適用したとしても、ウェ
ル電位制御方式のようにトリプルウェル構造を採る必要
がないため、ダイナミック型ＲＡＭの製造工程が簡素化
される。

【００４８】ところが、スイッチドソース方式では、電
源供給経路が電源電圧供給配線及び接地電位供給配線と
サブ電源電圧供給配線及びサブ接地電位供給配線とに二
分されるため、そのレイアウト所要面積が増大し、この
レイアウト所要面積の増大を抑制しようとすると逆に電
源電圧供給配線及び接地電位供給配線の配線幅が小さく
なって、その配線抵抗が大きくなるという欠点を持つ。

【００４９】次に、ウェル電位制御方式は、既に前記図
７で説明したように、論理ゲートを構成するＰチャンネ
ルＭＯＳＦＥＴ等のウェル領域に供給される基板電圧
を、アクティブ時は例えば接地電位ＶＳＳつまり０Ｖと
し、スタンバイ時には例えば−１Ｖのような所定の負電
位とすることで、スタンバイ時のサブスレッショルド電
流を低減するものであって、そのスタンバイ状態からア
クティブ状態への復帰時間は、Ｐ型ウェル領域に結合さ
れる寄生容量が大きいために長くなる。また、基板電圧
は、例えば−１Ｖのような負電位とされるため、これを
生成する内部電圧発生回路が必要となり、その供給能力
も寄生容量に応じて大きくなる。さらに、本方式をＰチ
ャンネル及びＮチャンネルＭＯＳＦＥＴの両方に適用し
た場合、ウェル領域の分離が必要となってトリプルウェ
ル構造を採る必要が生じ、ダイナミック型ＲＡＭの製造
工程が複雑化するという欠点を持つ。

【００５０】ところが、ウェル電位制御方式では、アク
ティブ状態からスタンバイ状態あるいはスタンバイ状態
からアクティブ状態への切り換え時において複雑なタイ
ミング制御をする必要がなくなるとともに、サブ電源電
圧供給配線及びサブ接地電位供給配線を設ける必要なく
なり、これによって電源電圧供給配線及び接地電位供給
配線の配線幅が制限されることもないという利点を持
つ。

【００５１】前述のように、本実施例のダイナミック型
ＲＡＭのＸアドレスデコーダＸＤ，ワード線駆動回路Ｗ
ＤならびにＹアドレスデコーダＹＤを含むアドレスデコ
ーダ部では、スイッチドソース方式が採られ、Ｘアドレ
スバッファＸＢ，ＸプリデコーダＸＰ，Ｙアドレスバッ
ファＹＢ，ＹプリデコーダＹＰならびにタイミング発生
回路ＴＧを含むランダムロジック部では、ウェル電位制
御方式が採られる。スイッチドソース方式の復帰時間が
短いという利点は、短い復帰時間を必要とするアドレス
デコーダ部の特性に適合し、その配線幅に関する欠点
は、アクティブ時において同時に動作状態となる回路数
が少ないアドレスデコーダ部の特性によって救われる。
一方、ウェル電位制御方式の復帰時間が長いという欠点
は、短い復帰時間を必要としないランダムロジック部の
特性によって救われ、ウェル電位制御方式の電源供給配
線の配線幅が細くならないという利点は、同時に動作状
態となる回路数の多いランダムロジック部の特性に適合
する。

【００５２】以上のように、この実施例のダイナミック
型ＲＡＭでは、特に周辺回路を構成する各ブロックの特
性に応じてスイッチドソース方式及びウェル電位制御方
式を選択的に組み合わせて採用する方法が採られる。こ
の結果、ダイナミック型ＲＡＭ等の構成を最適化するこ
とができ、これによってスイッチドソース方式及びウェ
ル電位制御方式の効果を充分に発揮することができるも
のとなる。なお、この実施例のダイナミック型ＲＡＭ
は、内部電圧発生回路ＶＧを備えるが、内部電圧ＶＷＬ
の供給ブロックがウェル電位制御方式が適用されるブロ
ックに限定されるため、内部電圧ＶＷＬに関する供給能
力は比較的小さくて済む。

【００５３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）サブスレッショルド電流低減方式を採るダイナミ
ック型ＲＡＭにおいて、例えば、短い復帰時間を必要と
するが同時に動作状態とされる回路数の少ないＸアドレ
スデコーダ，ワード線駆動回路ならびにＹアドレスデコ
ーダ等のアドレスデコーダ部には、スイッチドソース方
式を採用し、復帰時間の影響を受けにくくしかも同時に
動作状態とされる回路数の多いアドレスバッファ，アド
レスプリデコーダならびにタイミング発生回路等のラン
ダムロジック部には、ウェル電位制御方式を採用するな
どして、ダイナミック型ＲＡＭ等の周辺回路を構成する
各ブロックの特性に応じて二つのサブスレッショルド電
流低減方式を選択的に組み合わせて採用することで、ス
イッチドソース方式又はウェル電位制御方式を、それぞ
れに適合しうるブロックに選択的に採用できるという効
果が得られる。

【００５４】（２）ウェル電位制御方式で復帰時間が問
題となる回路では、ウェル電位をサブスレッショルド電
流が低減される電位に固定して使うことで、同様の効果
を得ることができる。 （３）上記（１）項及び（２）項により、ダイナミック
型ＲＡＭの構成を最適化し、各サブスレッショルド電流
低減方式の効果を充分に発揮できるという効果が得られ
る。 （４）上記（１）項ないし（３）項において、ダイナミ
ック型ＲＡＭ等の形成基体となる半導体基板をＳＯＩ構
造とすることで、ウェル領域に結合される寄生容量を削
減することができるという効果が得られる。 （５）上記（４）項により、ウェル電位制御方式の欠点
とされる復帰時間を短縮し、その適用範囲を拡大するこ
とができるという効果が得られる。

【００５５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図３において、ダイナミック型ＲＡＭは、
任意数のメモリマットを備えることができるし、そのビ
ット構成も任意である。メモリマットＭＡＴ０〜ＭＡＴ
７のメモリアレイＭＡＲＹは、任意数の冗長素子を含む
ことができる。さらに、ダイナミック型ＲＡＭは、アド
レスマルチプレックス方式を採ることを必須条件としな
いし、そのブロック構成や起動制御信号，アドレス信号
及び内部制御信号等の組み合わせならびに電源電圧の極
性及び具体的電位等は、種々の実施形態を採りうる。

【００５６】図２及び図４において、ダイナミック型Ｒ
ＡＭは、ＬＯＣパッケージ方式を採ることを必須条件と
はしないし、半導体基板ＣＨＩＰの形状やメモリマット
ＭＡＴ０〜ＭＡＴ７の配置順序ならびに各部の具体的配
置等は、本発明に制約を与えない。図５において、アド
レスデコーダ部は、各種の論理ゲートを含むことができ
るし、その論理構成や各信号のスタンバイ時における論
理レベルもこの限りではない。図６において、サブ電源
電圧供給配線ＳＶＣＴ及びサブ接地電位供給配線ＳＶＳ
Ｔのアクティブ時における電位とスタンバイ時における
電位との電位差は、任意に設定することができる。図７
及び図８において、例示される断面構造は、各素子の実
際の具体的デバイス構造やその形状に制約を与えない。

【００５７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、スタティック
型ＲＡＭ等の各種メモリ集積回路やシングルチップマイ
クロコンピュータ等の論理集積回路装置等にも適用でき
る。この発明は、少なくともサブスレッショルド電流低
減方式に関し異なる利害得失を有する複数のブロックを
備える半導体集積回路装置ならびにこのような半導体集
積回路装置を含む装置又はシステムに広く適用できる。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、サブスレッショルド電流低
減方式を採るダイナミック型ＲＡＭ等において、例え
ば、短い復帰時間を必要とするが同時に動作状態とされ
る回路数の少ないＸアドレスデコーダ，ワード線駆動回
路ならびにＹアドレスデコーダ等を含むアドレスデコー
ダ部には、スイッチドソース方式を採用し、復帰時間の
影響を受けにくくしかも同時に動作状態とされる回路数
の多いアドレスバッファ，アドレスプリデコーダならび
にタイミング発生回路等を含むランダムロジック部に
は、ウェル電位制御方式を採用するなどして、ダイナミ
ック型ＲＡＭ等の周辺回路を構成する各ブロックの特性
に応じて二つのサブスレッショルド電流低減方式を選択
的に組み合わせて採用することで、スイッチドソース方
式又はウェル電位制御方式を、それぞれに適合しうるブ
ロックに選択的に採用し、ダイナミック型ＲＡＭ等の構
成を最適化して、各サブスレッショルド電流低減方式の
効果を充分に発揮することができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
第１の実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示すブロック図である。

【図４】図３のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図５】図１のダイナミック型ＲＡＭに含まれるアドレ
スデコーダ部の一実施例を示す部分的な基本回路図であ
る。

【図６】図５のアドレスデコーダ部の一実施例を示す信
号波形図である。

【図７】図１のダイナミック型ＲＡＭに含まれるランダ
ムロジック部の第１の実施例を示す部分的な基本断面構
造図である。

【図８】図１のダイナミック型ＲＡＭに含まれるランダ
ムロジック部の第２の実施例を示す部分的な基本断面構
造図である。

【図９】図１のダイナミック型ＲＡＭで採られるスイッ
チドソース方式及びウェル電位制御方式の利害得失を説
明するための解説図である。

【符号の説明】

ＭＡＴ０〜ＭＡＴ７……メモリマット、ＭＡＲＹ……メ
モリアレイ、ＸＤ……Ｘアドレスデコーダ、ＷＤ……ワ
ード線駆動回路、ＳＡ……センスアンプ、ＳＤ……セン
スアンプ駆動回路、ＹＤ……Ｙアドレスデコーダ、ＸＰ
……Ｘプリデコーダ、ＸＢ……Ｘアドレスバッファ、Ｙ
Ｐ……Ｙプリデコーダ、ＹＢ……Ｙアドレスバッファ、
ＩＯ……データ入出力回路、ＶＧ……内部電圧発生回
路、ＴＧ……タイミング発生回路。Ｄ０〜Ｄ７……入力
又は出力データあるいはその入出力端子、ＲＡＳＢ……
ロウアドレスストローブ信号又はその入力端子、ＣＡＳ
Ｂ……カラムアドレスストローブ信号又はその入力端
子、ＷＥＢ……ライトイネーブル信号又はその入力端
子、Ａ０〜Ａｉ……アドレス信号又はその入力端子、Ｖ
ＣＣ……電源電圧又はその入力端子、ＶＳＳ……接地電
位又はその入力端子。ＣＨＩＰ……半導体基板、ＭＡＲ
ＹＬ，ＭＡＲＹＲ……サブメモリアレイ、ＳＡＬ，ＳＡ
Ｒ……センスアンプ、ＹＤＬ，ＹＤＲ……Ｙアドレスデ
コーダ。Ｐ１……ＰチャンネルＭＯＳＦＥＴ、Ｎ１……
ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ４……ＣＭＯＳイ
ンバータ、ＳＶＣＣ……電源電圧供給配線、ＳＶＳＳ…
…接地電位供給配線、ＳＶＣＴ……サブ電源電圧供給配
線、ＳＶＳＴ……サブ接地電位供給配線、ＣＳＰ，ＣＳ
Ｎ……内部制御信号。ＰＳＵＢ……Ｐ型半導体基板、Ｐ
ＷＥＬＬ……Ｐ型ウェル領域、ＮＷＥＬＬ……Ｎ型ウェ
ル領域、Ｐ⁺ ……Ｐ型拡散層、Ｎ⁺ ……Ｎ型拡散層、Ｆ
Ｇ……ゲート層、ＩＬ……絶縁膜、ＰＭＯＳ……Ｐチャ
ンネルＭＯＳＦＥＴ、ＮＭＯＳ……ＮチャンネルＭＯＳ
ＦＥＴ、ＶＷＬ……内部電圧、ＩＮＳ……絶縁層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 雅俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 スタンバイ時にその入力信号がハイレベ
   ルに固定される論理ゲートの高電位側電源電圧を選択的
   に所定値だけ低くし、かつ／又はその入力信号がロウレ
   ベルに固定される論理ゲートの低電位側電源電圧を選択
   的に所定値だけ高くすることでサブスレッショルド電流
   の低減が図られる第１の論理回路と、 スタンバイ時にＮチャンネルＭＯＳＦＥＴに対するその
   実質的な基板電圧の電位を選択的に所定の負電位とし、
   かつ／又はＰチャンネルＭＯＳＦＥＴに対するその実質
   的な基板電圧の電位を選択的に所定のソース電位以上の
   正電位とすることでサブスレッショルド電流の低減が図
   られる第２の論理回路とを実質的に同一基板上に具備す
   ることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記半導体集積回路装置の形成基体となる半導体基板
   は、ＳＯＩ構造とされるものであることを特徴とする半
   導体集積回路装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体集積回路装置は、ダイナミック型ＲＡＭであ
   って、 上記第１の論理回路は、上記ダイナミック型ＲＡＭのア
   ドレスデコーダ及びセンスアンプ駆動回路を含むもので
   あり、上記第２の論理回路は、そのタイミング発生回
   路，アドレスバッファならびにアドレスプリデコーダを
   含むものであることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１又は請求項２において、 上記第１の論理回路の信号振幅が、上記第２の論理回路
   の信号振幅より大きくされるものであることを特徴とす
   る半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記第２の論理回路の所定の負電位かつ／又は正電位
   が、上記第１の論理回路の高電位側電源電圧かつ／又は
   低電位側電源電圧とほぼ等しくされるものであることを
   特徴とする半導体集積回路装置。
6. 【請求項６】 スタンバイ時にその入力信号がハイレベ
   ルに固定される論理ゲートの高電位側電源電圧を選択的
   に所定値だけ低くし、かつ／又はその入力信号がロウレ
   ベルに固定される論理ゲートの低電位側電源電圧を選択
   的に所定値だけ高くすることでサブスレッショルド電流
   の低減が図られる第１の論理回路と、 ＮチャンネルＭＯＳＦＥＴに対するその実質的な基板電
   圧の電位を所定の負電位とし、かつ／又はＰチャンネル
   ＭＯＳＦＥＴに対するその実質的な基板電圧の電位を所
   定のソース電位以上の正電位とすることでサブスレッシ
   ョルド電流の低減が図られる第２の論理回路とを実質的
   に同一基板上に具備することを特徴とする半導体集積回
   路装置。
7. 【請求項７】 請求項６において、 上記半導体集積回路装置は、ダイナミック型ＲＡＭであ
   って、 上記第１の論理回路は、上記ダイナミック型ＲＡＭのア
   ドレスデコーダ及びセンスアンプ駆動回路を含むもので
   あり、上記第２の論理回路は、そのタイミング発生回
   路，アドレスバッファならびにアドレスプリデコーダを
   含むものであることを特徴とする半導体集積回路装置。
8. 【請求項８】 請求項６において、 上記第１の論理回路の信号振幅が、上記第２の論理回路
   の信号振幅より大きくされるものであることを特徴とす
   る半導体集積回路装置。
9. 【請求項９】 請求項８において、 上記第２の論理回路の所定の負電位かつ／又は正電位
   が、上記第１の論理回路の高電位側電源電圧かつ／又は
   低電位側電源電圧とほぼ等しくされるものであることを
   特徴とする半導体集積回路装置。