JPH0697668B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0697668B2 JPH0697668B2 JP59171184A JP17118484A JPH0697668B2 JP H0697668 B2 JPH0697668 B2 JP H0697668B2 JP 59171184 A JP59171184 A JP 59171184A JP 17118484 A JP17118484 A JP 17118484A JP H0697668 B2 JPH0697668 B2 JP H0697668B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特に２次元電子ガス層によって
チャンネルが形成される電界効果トランジスタに関す
る。
チャンネルが形成される電界効果トランジスタに関す
る。
例えばn-AlGaAs/GaAsヘテロ接合ではAlGaAsが空乏化
し、GaAs側に電子のアキュムレーションによる２次元的
層、いわゆる２次元電子ガスが形成され、GaAs側では不
純物のドーピングが行われないにも拘わらず、高いキャ
リア濃度が得られるので高い電子移動度を得ることがで
きる。すなわち、キャリア濃度を高めるためにドナーの
ドーピング量を高める場合には、ドナー量の増加に伴う
イオン化中心の増大化によって移動度の低下を来すが上
述の２次元電子ガスによれば、このような不都合が回避
されて高い電子移動度が得られる。これは、いわゆるモ
ジュレーションドーピングといわれるものでありこの現
象を利用したn-AlGaAs上にショットキー金属ゲートを設
けて、この金属ゲートへの印加電圧によってGaAs側のキ
ャリア密度の制御を行うようにした２次元電子ガス型FE
T（TEGFET）、或いは特開昭57-176773号に開示されてい
る高電子移動度トランジスタ（HEMT）が提案された。こ
れら、TEGFETとHEMTとは実質的に同一の原理によるもの
であるということができるので、以下HEMTについて説明
する。これはショットキーゲートn-AlGaAs（ドナー濃度
N2、誘電率ε2、厚さ（d2−ｅ））／不純物がドープさ
れないいわゆるアンドープAlGaAs（厚さｅ）／アンドー
プGaAs（誘電率ε1）の構造を有して成る。第５図はこ
のHEMTにおけるショットキーゲート金属/n-AlGaAsショ
ットキー接合と、n-AlGaAs/GaAsによるヘテロ接合とを
含むエネルギーバンド構造を示したもので、この場合、
そのヘテロ界面に、この面に対して垂直の方向に関して
閉じ込められた２次元電子ガスチャンネルが形成され
る。
し、GaAs側に電子のアキュムレーションによる２次元的
層、いわゆる２次元電子ガスが形成され、GaAs側では不
純物のドーピングが行われないにも拘わらず、高いキャ
リア濃度が得られるので高い電子移動度を得ることがで
きる。すなわち、キャリア濃度を高めるためにドナーの
ドーピング量を高める場合には、ドナー量の増加に伴う
イオン化中心の増大化によって移動度の低下を来すが上
述の２次元電子ガスによれば、このような不都合が回避
されて高い電子移動度が得られる。これは、いわゆるモ
ジュレーションドーピングといわれるものでありこの現
象を利用したn-AlGaAs上にショットキー金属ゲートを設
けて、この金属ゲートへの印加電圧によってGaAs側のキ
ャリア密度の制御を行うようにした２次元電子ガス型FE
T（TEGFET）、或いは特開昭57-176773号に開示されてい
る高電子移動度トランジスタ（HEMT）が提案された。こ
れら、TEGFETとHEMTとは実質的に同一の原理によるもの
であるということができるので、以下HEMTについて説明
する。これはショットキーゲートn-AlGaAs（ドナー濃度
N2、誘電率ε2、厚さ（d2−ｅ））／不純物がドープさ
れないいわゆるアンドープAlGaAs（厚さｅ）／アンドー
プGaAs（誘電率ε1）の構造を有して成る。第５図はこ
のHEMTにおけるショットキーゲート金属/n-AlGaAsショ
ットキー接合と、n-AlGaAs/GaAsによるヘテロ接合とを
含むエネルギーバンド構造を示したもので、この場合、
そのヘテロ界面に、この面に対して垂直の方向に関して
閉じ込められた２次元電子ガスチャンネルが形成され
る。
ここにアンドープのAlGaAs層が設けられているのは、チ
ャンネルと、n-AlGaAs中でイオン化したドナーとを分離
して電子移動度を向上させるためのものである。
ャンネルと、n-AlGaAs中でイオン化したドナーとを分離
して電子移動度を向上させるためのものである。
この構造において、n-AlGaAsの、ゲート金属側とGaAs側
との各ポテンシャルの差qv2は、ヘテロ接合による第２
の接合のAlGaAs側の電界Ei2に関係する分−qd2Ei2とn-A
lGaAsの幅（d2−ｅ）にわたって分布する空間電荷によ
る分 との和で表わされる。すなわち、 v2＝−d2Ei2+VP2 …（１） ここに、 また、第５図において、 v2＋ΔEc＝φM-VG+EF …（３） （１）及び（３）式より ガウスの定理により（３）式の左辺はヘテロ接合よりも
GaAs側に存在する電荷密度に等しい。HEMTではアンドー
プGaAsを用いているために、イオン化したドナーやアク
セプターによる空間電荷は存在しない。そのためこの電
荷密度は、チャンネルのキャリア密度の寄与だけとな
る。つまり、今nsをシートキャリア密度とすると、 となる。
との各ポテンシャルの差qv2は、ヘテロ接合による第２
の接合のAlGaAs側の電界Ei2に関係する分−qd2Ei2とn-A
lGaAsの幅（d2−ｅ）にわたって分布する空間電荷によ
る分 との和で表わされる。すなわち、 v2＝−d2Ei2+VP2 …（１） ここに、 また、第５図において、 v2＋ΔEc＝φM-VG+EF …（３） （１）及び（３）式より ガウスの定理により（３）式の左辺はヘテロ接合よりも
GaAs側に存在する電荷密度に等しい。HEMTではアンドー
プGaAsを用いているために、イオン化したドナーやアク
セプターによる空間電荷は存在しない。そのためこの電
荷密度は、チャンネルのキャリア密度の寄与だけとな
る。つまり、今nsをシートキャリア密度とすると、 となる。
ここに、Voff≡φM−ΔEc−VP2 …（６） この（４）式中、EFは通常0.1V以下の小さい値であるの
で、これは無視することにする。また（４）式中ε2/d2
はAlGaAs層が持つ容量CIであるから、 qnsCI(VG−Voff） …（７） なるMIS-FETで良く知られた式となる。ここにVoffはし
きい値電圧Vthにほかならないものであり、（６）式か
らこのVthについてみると、（φM−ΔEc）とVP2の２つ
の項がある。ここで、（φM−ΔEc）はショットキー接
合のバリアの高さと、ヘテロ接合のバリアの高さの差
で、これは各物質（M-I-S）の組合せに依存する量であ
り、VP2は、前述したようにAlGaAs中のイオン化したド
ナー、すなわち空間電荷がうけもつ電位差である。
で、これは無視することにする。また（４）式中ε2/d2
はAlGaAs層が持つ容量CIであるから、 qnsCI(VG−Voff） …（７） なるMIS-FETで良く知られた式となる。ここにVoffはし
きい値電圧Vthにほかならないものであり、（６）式か
らこのVthについてみると、（φM−ΔEc）とVP2の２つ
の項がある。ここで、（φM−ΔEc）はショットキー接
合のバリアの高さと、ヘテロ接合のバリアの高さの差
で、これは各物質（M-I-S）の組合せに依存する量であ
り、VP2は、前述したようにAlGaAs中のイオン化したド
ナー、すなわち空間電荷がうけもつ電位差である。
更にこのHEMTのしきい値電圧Vthについて具体的にみる
と、今AlGaAs層としてAl0.3Ga0.7Asとすると、 ΔEc0.32V φM1.13V ε211.5ε0 で、φM−ΔEc0.8Vとなるので、もし、AlGaAsに不純
物のドーピングを行わないと、VP2＝０であるので、Vth
0.8VのノーマリーオフのFETとなる。そこで、このHEM
Tにおいては、AlGaAsにドナー不純物のドープを行ってV
P2に有限の値を与えて、Vth０、或いはVth＜０（ノー
マリーオン）を得ることになる。しかしながら、このHE
MTにおいては、本来的にφM≠ΔEcで、例えばφM−ΔEc
0.8Vであるがために、Vth＜０のノーマリーオンのFET
を得るためには、VP2に大きな値を必要とすることにな
り、これがため例えばn-AlGaAsに対する不純物のドープ
量を比較的大きくする。ところが、このように、比較的
高濃度に不純物がドープされたn-AlGaAsによってヘテロ
界面を構成する場合、例えば製造工程中の熱処理時の加
熱に際してn-AlGaAs中のドナーの再分布を生じ、これが
FETの特性、特に２次元電子ガスの電子移動度を低下さ
せてしまうなどの不安定性を招来する。
と、今AlGaAs層としてAl0.3Ga0.7Asとすると、 ΔEc0.32V φM1.13V ε211.5ε0 で、φM−ΔEc0.8Vとなるので、もし、AlGaAsに不純
物のドーピングを行わないと、VP2＝０であるので、Vth
0.8VのノーマリーオフのFETとなる。そこで、このHEM
Tにおいては、AlGaAsにドナー不純物のドープを行ってV
P2に有限の値を与えて、Vth０、或いはVth＜０（ノー
マリーオン）を得ることになる。しかしながら、このHE
MTにおいては、本来的にφM≠ΔEcで、例えばφM−ΔEc
0.8Vであるがために、Vth＜０のノーマリーオンのFET
を得るためには、VP2に大きな値を必要とすることにな
り、これがため例えばn-AlGaAsに対する不純物のドープ
量を比較的大きくする。ところが、このように、比較的
高濃度に不純物がドープされたn-AlGaAsによってヘテロ
界面を構成する場合、例えば製造工程中の熱処理時の加
熱に際してn-AlGaAs中のドナーの再分布を生じ、これが
FETの特性、特に２次元電子ガスの電子移動度を低下さ
せてしまうなどの不安定性を招来する。
上述したHEMT構造においては、φMがゲート金属の種類
にほとんど依存しないために、そのしきい値電圧Vth
も、金属種によってほとんど変化せずこのVthの値の選
定の自由度が小さい。
にほとんど依存しないために、そのしきい値電圧Vth
も、金属種によってほとんど変化せずこのVthの値の選
定の自由度が小さい。
本発明においては、特に、２次元電子ガスチャンネルに
よる半導体装置において、しきい値電圧Vthの選定の自
由度を高めるものである。
よる半導体装置において、しきい値電圧Vthの選定の自
由度を高めるものである。
本発明においては、第１図に示すように、低不純物濃度
の後述するように、エピタキシャル成長によるすなわち
単結晶半導体層の第１の半導体層（１）と、これの上に
不純物がドープされないか、或いは１の導電型例えばｎ
型の不純物がドープされた同様にエピタキシャル成長に
よるすなわち単結晶半導体層の第２の半導体層（２）を
設けて第１のヘテロ接合JHIを形成し、更に第２の半導
体層（２）に接してこれとの間に第２のヘテロ接合JHII
を形成する高不純物濃度の第３の半導体層（３）を設
け、第１のヘテロ接合JHIの、第１の半導体層（１）側
に２次元電子ガスによるチャンネル（４）を形成する。
第３の半導体層（３）は、第２の半導体層（２）に不純
物がドープされている場合は、これと同導電型の例えば
ｎ型とされる。そして、特に本発明においては、第３の
半導体層（３）を多結晶、非品質等の非単結晶性半導体
によって構成する。
の後述するように、エピタキシャル成長によるすなわち
単結晶半導体層の第１の半導体層（１）と、これの上に
不純物がドープされないか、或いは１の導電型例えばｎ
型の不純物がドープされた同様にエピタキシャル成長に
よるすなわち単結晶半導体層の第２の半導体層（２）を
設けて第１のヘテロ接合JHIを形成し、更に第２の半導
体層（２）に接してこれとの間に第２のヘテロ接合JHII
を形成する高不純物濃度の第３の半導体層（３）を設
け、第１のヘテロ接合JHIの、第１の半導体層（１）側
に２次元電子ガスによるチャンネル（４）を形成する。
第３の半導体層（３）は、第２の半導体層（２）に不純
物がドープされている場合は、これと同導電型の例えば
ｎ型とされる。そして、特に本発明においては、第３の
半導体層（３）を多結晶、非品質等の非単結晶性半導体
によって構成する。
また、この第３の半導体層（３）は、例えば不純物が比
較的高濃度にドープされることによってこれ自体がゲー
ト電極とされるか、或いは、これにゲート電極がオーミ
ックに被着されるものである。
較的高濃度にドープされることによってこれ自体がゲー
ト電極とされるか、或いは、これにゲート電極がオーミ
ックに被着されるものである。
Ｇはゲート端子、Ｓ及びＤはソース及びドレイン端子を
示す。
示す。
上述したように本発明においては、第１及び第２のヘテ
ロ接合JHI及びJHIIが設けられたダブルヘテロ構成を採
ることと、チャンネル形成部とはならないすなわち、そ
の結晶性がチャンネルの特性に直接的には影響しない第
２のヘテロ接合JHIIを構成する第３の半導体層（３）に
ついては非単結晶体によって構成することにその主たる
特徴がある。
ロ接合JHI及びJHIIが設けられたダブルヘテロ構成を採
ることと、チャンネル形成部とはならないすなわち、そ
の結晶性がチャンネルの特性に直接的には影響しない第
２のヘテロ接合JHIIを構成する第３の半導体層（３）に
ついては非単結晶体によって構成することにその主たる
特徴がある。
すなわち、本発明によっては、上述したようにダブルヘ
テロ接合型構成としたことと、第２のヘテロ接合JHIIを
構成する第３の半導体層（３）を非単結晶半導体層によ
り構成したことによって、つまり、この半導体層（３）
を単結晶としてエピタキシャル成長させることがないの
で、このエピタキシャル成長させる場合のように格子定
数を考慮した材料の選定の必要がないことによって、し
きい値電Vthの選定の自由度を大とすることができ、例
えばVth＜０としたノーマリーオン（ディプレッショ
ン）型のFET（以下D-FETという）を容易に構成できるも
のであり、これによって、例えばこのD-FETと、更にノ
ーマリーオフ（エンハンスメント）型FET（以下E-FETと
いう）とを共通の半導体基体に構成してE-FETをドライ
ブ用FETとし、D-FETを負荷用FETとしたE/Dインバータを
構成することができるようにするものである。
テロ接合型構成としたことと、第２のヘテロ接合JHIIを
構成する第３の半導体層（３）を非単結晶半導体層によ
り構成したことによって、つまり、この半導体層（３）
を単結晶としてエピタキシャル成長させることがないの
で、このエピタキシャル成長させる場合のように格子定
数を考慮した材料の選定の必要がないことによって、し
きい値電Vthの選定の自由度を大とすることができ、例
えばVth＜０としたノーマリーオン（ディプレッショ
ン）型のFET（以下D-FETという）を容易に構成できるも
のであり、これによって、例えばこのD-FETと、更にノ
ーマリーオフ（エンハンスメント）型FET（以下E-FETと
いう）とを共通の半導体基体に構成してE-FETをドライ
ブ用FETとし、D-FETを負荷用FETとしたE/Dインバータを
構成することができるようにするものである。
すなわち、このダブルヘテロ接合型構成としたことによ
って、この構成によるFETにおけるしきい値電圧Vth（Vo
ff）は、前述した（６）式に対応して夫々第１及び第２
のヘテロ接合の各バリアをΔECI及びΔECIIとすると
き、 Vth＝ΔECII−ΔECI−VP2 …（６′） となる。そして、前述したように本発明構成によれば、
第３の半導体層（３）の材料は、その選択の自由度が大
であるので、ΔECI≫ΔECIIとすることができ、これに
よって（６′）式から明らかなように、容易にVth＜０
とすることができる。尚、ここにVP2は、（２）式で説
明したように、第２の半導体層（２）におけるドナー濃
度N2及びその厚さ（d2−ｅ）及び誘電率ε2によって決
るものであるのでそのドナー濃度N2を選定することによ
ってVP2の設定、従ってVthの設定、したがってVth＜０
をより容易に得ることができることになるが、第２の半
導体層（２）を、不純物のドープされない半導体層とし
て構成する場合はVP2０となり、ΔECIIとΔECIとの差
によってVthが決められることになる。
って、この構成によるFETにおけるしきい値電圧Vth（Vo
ff）は、前述した（６）式に対応して夫々第１及び第２
のヘテロ接合の各バリアをΔECI及びΔECIIとすると
き、 Vth＝ΔECII−ΔECI−VP2 …（６′） となる。そして、前述したように本発明構成によれば、
第３の半導体層（３）の材料は、その選択の自由度が大
であるので、ΔECI≫ΔECIIとすることができ、これに
よって（６′）式から明らかなように、容易にVth＜０
とすることができる。尚、ここにVP2は、（２）式で説
明したように、第２の半導体層（２）におけるドナー濃
度N2及びその厚さ（d2−ｅ）及び誘電率ε2によって決
るものであるのでそのドナー濃度N2を選定することによ
ってVP2の設定、従ってVthの設定、したがってVth＜０
をより容易に得ることができることになるが、第２の半
導体層（２）を、不純物のドープされない半導体層とし
て構成する場合はVP2０となり、ΔECIIとΔECIとの差
によってVthが決められることになる。
更に、第１図を参照して本発明の一例を詳細に説明す
る。この例においては、これ自体が第１の半導体層
（１）となる不純物がドープされていない半絶縁性の単
結晶GaAs基板S0を用意し、これの一主面上に、第２の半
導体層（２）をMOCVD（Metal Organic Chemical Vapor
Deposition）法、或いはMBE（Molecular Beam Epitax
y）法によってエピタキシャル成長する。そして、これ
の上に例えばｎ型の高不純物濃度の多結晶、或いは非晶
質の第３の半導体層（３）を例えば通常のCVD法によっ
て被着形成する。そして、これら第３及び第２の半導体
層（３）及び（２）の一部、すなわちゲート部を構成す
る部分を残して選択的にエッチングしてこのゲート部を
挟んでその両側において第１の半導体層（１）を外部に
露呈し、ここに夫々高濃度に例えばｎ型の不純物を選択
的にイオン注入、或いは拡散等によってドープして夫々
ソース及びドレイン領域（５）及び（６）をチャンネル
（４）の両端に接して設ける。
る。この例においては、これ自体が第１の半導体層
（１）となる不純物がドープされていない半絶縁性の単
結晶GaAs基板S0を用意し、これの一主面上に、第２の半
導体層（２）をMOCVD（Metal Organic Chemical Vapor
Deposition）法、或いはMBE（Molecular Beam Epitax
y）法によってエピタキシャル成長する。そして、これ
の上に例えばｎ型の高不純物濃度の多結晶、或いは非晶
質の第３の半導体層（３）を例えば通常のCVD法によっ
て被着形成する。そして、これら第３及び第２の半導体
層（３）及び（２）の一部、すなわちゲート部を構成す
る部分を残して選択的にエッチングしてこのゲート部を
挟んでその両側において第１の半導体層（１）を外部に
露呈し、ここに夫々高濃度に例えばｎ型の不純物を選択
的にイオン注入、或いは拡散等によってドープして夫々
ソース及びドレイン領域（５）及び（６）をチャンネル
（４）の両端に接して設ける。
第１、第２及び第３の半導体層（１），（２）及び
（３）の各半導体材料は、そのエネルギーバンドモデル
を第２図に示すように、夫々の伝導帯の底のレベルEC1,
EC2及びEC3が、例えばEC1＜EC3＜EC2となるように、す
なわち例えば各半導体層（１），（２）及び（３）の各
エネルギーギャップ（禁止帯幅）を夫々Eg1，Eg2及びE
g3とするとき、Eg1＜Eg3＜Eg2とし、第２及び第１の半
導体層（２）及び（１）間、第２及び第３の半導体層
（２）及び（３）間に夫々所要のバリアΔECI及びΔE
CIIを有する第１及び第２のヘテロ接合JHI及びJHIIを形
成する。例えば第１の半導体層（１）がGaAsのとき、第
２の半導体層（２）は、例えばアンドープのAlAsのエピ
タキシャル層によって形成し、第３の半導体層（３）
は、ｎ型のAlP多結晶層によって構成し得る。このよう
な構成によるときは、ΔECI＝0.75V、ΔECII＝0.2Vとす
ることができるので、Vth−0.5Vとなり、ノーマリオ
ン、すなわちディプレッション型のFET（D-FET）が得ら
れる。
（３）の各半導体材料は、そのエネルギーバンドモデル
を第２図に示すように、夫々の伝導帯の底のレベルEC1,
EC2及びEC3が、例えばEC1＜EC3＜EC2となるように、す
なわち例えば各半導体層（１），（２）及び（３）の各
エネルギーギャップ（禁止帯幅）を夫々Eg1，Eg2及びE
g3とするとき、Eg1＜Eg3＜Eg2とし、第２及び第１の半
導体層（２）及び（１）間、第２及び第３の半導体層
（２）及び（３）間に夫々所要のバリアΔECI及びΔE
CIIを有する第１及び第２のヘテロ接合JHI及びJHIIを形
成する。例えば第１の半導体層（１）がGaAsのとき、第
２の半導体層（２）は、例えばアンドープのAlAsのエピ
タキシャル層によって形成し、第３の半導体層（３）
は、ｎ型のAlP多結晶層によって構成し得る。このよう
な構成によるときは、ΔECI＝0.75V、ΔECII＝0.2Vとす
ることができるので、Vth−0.5Vとなり、ノーマリオ
ン、すなわちディプレッション型のFET（D-FET）が得ら
れる。
そして、上述の第１図の構成において、第３の半導体層
（３）として、多結晶Geを用いるときは、そのバンドモ
デルは第３図に示すようになり、ΔECI＝0.75Vに対し、
ΔECII＝1.09Vとなるので（６′）式から、同様にVP2
Ｉとすれば、Vth0.35Vとなり、ノーマリオフ、すなわ
ちエンハースメント型のFET（E-FET）が得られる。
（３）として、多結晶Geを用いるときは、そのバンドモ
デルは第３図に示すようになり、ΔECI＝0.75Vに対し、
ΔECII＝1.09Vとなるので（６′）式から、同様にVP2
Ｉとすれば、Vth0.35Vとなり、ノーマリオフ、すなわ
ちエンハースメント型のFET（E-FET）が得られる。
上述したように本発明によれば、Vthの選定の自由度が
大となり、E-FETもD-FETも容易に得ることができるの
で、これらを共通の半導体基体上に構成して、E/Dイン
バータを構成することができる。
大となり、E-FETもD-FETも容易に得ることができるの
で、これらを共通の半導体基体上に構成して、E/Dイン
バータを構成することができる。
この場合の一例を、第４図を参照して説明する。第４図
において、第１図と対応する部分には同一符号を付して
重複説明を省略する。この場合、第１の半導体層
（１）、この例では、例えば半絶縁性の単結晶GaAs基板
Soを共通にして、D-FETとE-FETとを形成するものであ
り、D-FETにおいては、前述したように第３の半導体層
（３）を例えば多結晶AlP層によって構成し、E-FETにお
いては、第３の半導体層（３）を多結晶Ge層によって構
成して夫々のVthを前述したようにD-FETにおいては−0.
5V、E-FETにおいては＋0.35Vとなし得る。
において、第１図と対応する部分には同一符号を付して
重複説明を省略する。この場合、第１の半導体層
（１）、この例では、例えば半絶縁性の単結晶GaAs基板
Soを共通にして、D-FETとE-FETとを形成するものであ
り、D-FETにおいては、前述したように第３の半導体層
（３）を例えば多結晶AlP層によって構成し、E-FETにお
いては、第３の半導体層（３）を多結晶Ge層によって構
成して夫々のVthを前述したようにD-FETにおいては−0.
5V、E-FETにおいては＋0.35Vとなし得る。
尚、上述した例では、E-FETと、D-FETとの双方について
第３の半導体層（３）を非単結晶層とした場合である
が、或る場合は、D-FETについてのみ第３の半導体層
（３）を非単結晶層によって構成し、E-FETについて
は、HEMT構成とするとか、或いは第３の半導体層もエピ
タキシャル層によって形成したダブルヘテロ接合型のFE
Tとすることもできる。
第３の半導体層（３）を非単結晶層とした場合である
が、或る場合は、D-FETについてのみ第３の半導体層
（３）を非単結晶層によって構成し、E-FETについて
は、HEMT構成とするとか、或いは第３の半導体層もエピ
タキシャル層によって形成したダブルヘテロ接合型のFE
Tとすることもできる。
また、上述した例では、第１及び第２の半導体層（１）
及び（２）がGaAs及びAlAsである場合、すなわちAlXGa
1-XAs（０ｘ１）系を用いた場合であるが、そのほ
かの半導体材料を適用することもできる。
及び（２）がGaAs及びAlAsである場合、すなわちAlXGa
1-XAs（０ｘ１）系を用いた場合であるが、そのほ
かの半導体材料を適用することもできる。
また、上述した例では第１の半導体層（１）が基板So自
体によって構成した場合であるが、この基板So上に第１
の半導体層（１）をエピタキシャル成長して形成するこ
ともできる。
体によって構成した場合であるが、この基板So上に第１
の半導体層（１）をエピタキシャル成長して形成するこ
ともできる。
また、上述した例では、ソース及びドレイン領域（５）
及び（６）を、不純物の選択的にドープした場合である
が、ソース及びドレイン電極を半導体層（１）上に設け
てアロイするとか、更に或る場合は、第２及び第３の半
導体層をエッチング除去することなく、これらを貫き抜
けるようにソース及びドレイン電極をアロイさせて設け
ることもできる。
及び（６）を、不純物の選択的にドープした場合である
が、ソース及びドレイン電極を半導体層（１）上に設け
てアロイするとか、更に或る場合は、第２及び第３の半
導体層をエッチング除去することなく、これらを貫き抜
けるようにソース及びドレイン電極をアロイさせて設け
ることもできる。
上述したように本発明によれば、ダブルヘテロ接合型構
成をとり、しかも、２次元電子ガスチャンネルに直接的
に影響しない第３の半導体層（３）を非単結晶性とした
ことによって、第２のヘテロ接合JHIIの第２及び第３の
半導体層（２）及び（３）の材料の組合せによって決る
バリアΔECIIの選択の自由度が大となることによって、
しきい値電圧Vthの選定範囲が広範となり、D-FETをも容
易に構成できる。
成をとり、しかも、２次元電子ガスチャンネルに直接的
に影響しない第３の半導体層（３）を非単結晶性とした
ことによって、第２のヘテロ接合JHIIの第２及び第３の
半導体層（２）及び（３）の材料の組合せによって決る
バリアΔECIIの選択の自由度が大となることによって、
しきい値電圧Vthの選定範囲が広範となり、D-FETをも容
易に構成できる。
第１図は本発明による半導体装置の一例の略線的拡大断
面図、第２図及び第３図はそのエネルギーバンドモデル
図、第４図は本発明装置の他の例の略線的拡大断面図、
第５図は従来の半導体装置の説明に供するエネルギーバ
ンドモデル図である。 （１）……第１の半導体層、（２）……第２の半導体
層、（３）……第３の半導体層、JHI……第１のヘテロ
接合、JHII……第２のヘテロ接合。
面図、第２図及び第３図はそのエネルギーバンドモデル
図、第４図は本発明装置の他の例の略線的拡大断面図、
第５図は従来の半導体装置の説明に供するエネルギーバ
ンドモデル図である。 （１）……第１の半導体層、（２）……第２の半導体
層、（３）……第３の半導体層、JHI……第１のヘテロ
接合、JHII……第２のヘテロ接合。
Claims (1)
- 【請求項１】単結晶半導体層よりなる低不純物濃度の第
１の半導体層と、 該第１の半導体層と接して第１のヘテロ接合を形成する
単結晶半導体層よりなる第２の半導体層と、 該第２の半導体層と接して第２のヘテロ接合を形成する
非単結晶性半導体層よりなる第３の半導体層とが設けら
れてなり、 上記第１のヘテロ接合の上記第１の半導体層側に２次元
電子ガス層によるチャンネルが形成されることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171184A JPH0697668B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171184A JPH0697668B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149477A JPS6149477A (ja) | 1986-03-11 |
| JPH0697668B2 true JPH0697668B2 (ja) | 1994-11-30 |
Family
ID=15918560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171184A Expired - Fee Related JPH0697668B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697668B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851574A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置 |
-
1984
- 1984-08-17 JP JP59171184A patent/JPH0697668B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6149477A (ja) | 1986-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |