JPS6149477A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6149477A JPS6149477A JP59171184A JP17118484A JPS6149477A JP S6149477 A JPS6149477 A JP S6149477A JP 59171184 A JP59171184 A JP 59171184A JP 17118484 A JP17118484 A JP 17118484A JP S6149477 A JPS6149477 A JP S6149477A
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- semiconductor layer
- semiconductor
- heterojunction
- fet
- layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に２次元電子ガス層によって
チャンネルが形成される電界効果トランジスタに関する
。
チャンネルが形成される電界効果トランジスタに関する
。
例えばｎ−＾ｌＧａＡｓ／ ＧａＡｓヘテロ接合では八
ｌＧａＡｓが空乏化し、ＧａＡｓ側に電子のアキュムレ
ーションによる２次元的層、いわゆる２次ノし電子ガス
が形成され、ＧａＡｓ側では不純物のドーピングが行わ
れないにも拘わらず、晶いキャリア濃度が得られるので
高い電子移動度を得ることができる。すなわち、キャリ
ア濃度を高めるためにドナーのドーピング量を高める場
合には、ドナー量の増加に伴うイオン化中心の増大化に
よって移動度の低下を来すが上述の２次元電子ガスによ
れば、このような不都合が回避されて高い電子移動度が
得られる。これは、いわゆるモジュレーションドーピン
グといわれるものでありこの現象を利用したｎ−ＡｌＧ
ａＡｓ上にショットキー金属ゲートを設けて、この金属
ゲートへの印加電圧によってＧａＡｓ側のキャリア密度
の制御を行うようにした２次元電子ガス型ＦＥＴ（ＴＥ
ＧＦＥＴ） 、或いは特開昭５７−１７６７７３号に開
示されている高電子移動度トランジスタ（ｌ（ＥＭＴ）
が提案された。これら、ＴＥＧＦＥＴとＩｉＥＭＴとは
実質的に同一の原理によるものであるということができ
るので、以下ＨＥＭ↑について説明する。これはショッ
トキーゲートｎ−ＡｌＧａＡｓ （ドナー濃度Ｎ２、誘
電率ε２、厚さくｄ２ ｅ））／不純物がドープされな
いいわゆるアンドープＡｌＧａＡｓ （厚さｅ）／アン
ドープ“ＧａＡｓ （誘電率ε１）の構造を有して成る
。第５図はこの）ＩＦＭＴにおけるクロットキーゲート
金属／ｎ−ＡｌＧａＡｓショットキー接合と、ｎ−＾ｌ
ＧａＡｓ／ ＧａＡｓによるヘテロ接合とを含むエネル
ギーバンド構造を示したもので、この場合、そのヘテロ
界面に、この面に対して垂直の方向に関して閉じ込めら
れた２次元電子ガスチャンネルが形成される。
ｌＧａＡｓが空乏化し、ＧａＡｓ側に電子のアキュムレ
ーションによる２次元的層、いわゆる２次ノし電子ガス
が形成され、ＧａＡｓ側では不純物のドーピングが行わ
れないにも拘わらず、晶いキャリア濃度が得られるので
高い電子移動度を得ることができる。すなわち、キャリ
ア濃度を高めるためにドナーのドーピング量を高める場
合には、ドナー量の増加に伴うイオン化中心の増大化に
よって移動度の低下を来すが上述の２次元電子ガスによ
れば、このような不都合が回避されて高い電子移動度が
得られる。これは、いわゆるモジュレーションドーピン
グといわれるものでありこの現象を利用したｎ−ＡｌＧ
ａＡｓ上にショットキー金属ゲートを設けて、この金属
ゲートへの印加電圧によってＧａＡｓ側のキャリア密度
の制御を行うようにした２次元電子ガス型ＦＥＴ（ＴＥ
ＧＦＥＴ） 、或いは特開昭５７−１７６７７３号に開
示されている高電子移動度トランジスタ（ｌ（ＥＭＴ）
が提案された。これら、ＴＥＧＦＥＴとＩｉＥＭＴとは
実質的に同一の原理によるものであるということができ
るので、以下ＨＥＭ↑について説明する。これはショッ
トキーゲートｎ−ＡｌＧａＡｓ （ドナー濃度Ｎ２、誘
電率ε２、厚さくｄ２ ｅ））／不純物がドープされな
いいわゆるアンドープＡｌＧａＡｓ （厚さｅ）／アン
ドープ“ＧａＡｓ （誘電率ε１）の構造を有して成る
。第５図はこの）ＩＦＭＴにおけるクロットキーゲート
金属／ｎ−ＡｌＧａＡｓショットキー接合と、ｎ−＾ｌ
ＧａＡｓ／ ＧａＡｓによるヘテロ接合とを含むエネル
ギーバンド構造を示したもので、この場合、そのヘテロ
界面に、この面に対して垂直の方向に関して閉じ込めら
れた２次元電子ガスチャンネルが形成される。
ここにアンドープの＾ｌＧａ１ｌｓ層が設けら才Ｌ゛ζ
いるのは、チャンネルと、ｎ−へｌＧａＡｓ中でイオン
化したドナーとを分離して電子移動度を向上させるため
のものである。
いるのは、チャンネルと、ｎ−へｌＧａＡｓ中でイオン
化したドナーとを分離して電子移動度を向上させるため
のものである。
この構造において、ｎ−ＡｌＧａＡｓの、ゲート金属側
とＧａＡｓ側との各ポテンシャルの差ｑｖ２は、ヘテロ
接合による第２の接合のＡｌＧａＡｓ側の電界Ｅｉ２に
関係する分−ｑｄ２Ｅｉ２と、ｎ−八１ＧａＡｓの幅（
ｄ２−ｅ）にわたって分布する空間電荷による分る。す
なわち、 ｖ２ ＝ ｄ２Ｅｉ２→−Ｖ Ｐ２ ”
” ＋１）また、第５図において、 ｖ２＋ΔＥＣ−φＭ−ＶＧ十ＥＦ−（３ン（１）及び（
３）式より εす ・・・・（４） ガウスの定理により（３）式の左辺はヘテロ接合よりも
ＧａＡｓ側に存在する電荷密度に等しい。ＨＥＭＴでは
アンドープＧａＡｓを用いているために、イオン化した
ドナーやアクセプターによる空間電荷は存在しない。そ
のためこの電荷密度は、チャンネルのキャリア密度の寄
与だけとなる。つまり、今ｎｓをシートキャリア密度と
すると、 ・・・・（５） となる。
とＧａＡｓ側との各ポテンシャルの差ｑｖ２は、ヘテロ
接合による第２の接合のＡｌＧａＡｓ側の電界Ｅｉ２に
関係する分−ｑｄ２Ｅｉ２と、ｎ−八１ＧａＡｓの幅（
ｄ２−ｅ）にわたって分布する空間電荷による分る。す
なわち、 ｖ２ ＝ ｄ２Ｅｉ２→−Ｖ Ｐ２ ”
” ＋１）また、第５図において、 ｖ２＋ΔＥＣ−φＭ−ＶＧ十ＥＦ−（３ン（１）及び（
３）式より εす ・・・・（４） ガウスの定理により（３）式の左辺はヘテロ接合よりも
ＧａＡｓ側に存在する電荷密度に等しい。ＨＥＭＴでは
アンドープＧａＡｓを用いているために、イオン化した
ドナーやアクセプターによる空間電荷は存在しない。そ
のためこの電荷密度は、チャンネルのキャリア密度の寄
与だけとなる。つまり、今ｎｓをシートキャリア密度と
すると、 ・・・・（５） となる。
ここに、ＶｏｆｆミφＨ−ΔＥＣＶＦ６ ”・・（６
１この（４）式中、ＥＦは通常０．１Ｖ以上の小さい値
であるので、これは無視することにする。また（４）式
中ε２／ｄ２はＡｌＧａＡｓ層が持つ容量ＣＸであるか
ら、 ｑ ｎ ｓ ：ＣＩ （ＶＧ −Ｖｏｆｆ ）
”（７１なるＭＩＳ−ＦＥＴで良く知られた式とな
る。ここにＶｏｆｆはしきい値電圧ｖｔｈにほかならな
いものであり、（６）式からこのｖｔｈについてみると
、（φＨ−ΔＥｃ）とＶ Ｐ２の２つの項がある。ここ
で、（φＨ−ΔＥＣ）はショットキー接合のバリアの高
さと、ヘテロ接合のバリアの商さの差で、これは各物質
（Ｍ−１−３）の組合せに依存する量であり、ＶＦ６は
、前述したようにへ］ＧａＡｓ中のイオン化したドナー
、すなわち空間電荷がうけもつ電位差゛ζある。
１この（４）式中、ＥＦは通常０．１Ｖ以上の小さい値
であるので、これは無視することにする。また（４）式
中ε２／ｄ２はＡｌＧａＡｓ層が持つ容量ＣＸであるか
ら、 ｑ ｎ ｓ ：ＣＩ （ＶＧ −Ｖｏｆｆ ）
”（７１なるＭＩＳ−ＦＥＴで良く知られた式とな
る。ここにＶｏｆｆはしきい値電圧ｖｔｈにほかならな
いものであり、（６）式からこのｖｔｈについてみると
、（φＨ−ΔＥｃ）とＶ Ｐ２の２つの項がある。ここ
で、（φＨ−ΔＥＣ）はショットキー接合のバリアの高
さと、ヘテロ接合のバリアの商さの差で、これは各物質
（Ｍ−１−３）の組合せに依存する量であり、ＶＦ６は
、前述したようにへ］ＧａＡｓ中のイオン化したドナー
、すなわち空間電荷がうけもつ電位差゛ζある。
更にこのＩＩＥＭＴのしきい値電圧ｖｔｈについて具体
的にみると、今へ１Ｇａ八ｓＪｆとして八１０．３ Ｇ
ａｎ、ｒへＳとすると、 ΔＥｃ ：；０．３２Ｖ φＭ’；１．１３Ｖ ε２ ＝ｕ、５ε０ で、φＨ−ΔＥｃ ’；：： ０．８Ｖとなるので、も
し、ＡｌＧａＡｓに不純物のドーピングを行わないと、
ＶＦ６−〇であるので、Ｖ ｔｈ； ０．８Ｖのノーマ
リ−オフのＦＥＴとなる。そごで・、このＨＥＭＴにお
いては、ＡｌＧａＡｓにドナー不純物のドープを行って
ＶＦ６に有限の値を与えて、ｖｔｂ：ｏ、或いはＶｔｈ
＜０（ノーマリ−オン）を得ることになる。しかしなが
ら、このＨＥＭＴにおいては、本来的にφＨ≠ΔＥｃで
、例えはφＨ−ΔＥｃ ： ０．８Ｖであるがために、
ｖ ｔｈ＜ ｏのノーマリ−オンのＦＥＴを得るために
は、ＶＦ６に大きな値を必要とすることになり、これが
ため例えばｎ−ＡｌＧａＡｓに対する不純物のドープ量
を比較的大きくする。ところが、このように、比較的面
濃度に不純物がドープされたｎ−ＡｌＧａＡｓによって
ヘテロ界面を構成する場合、例えば製造工程中の熱処理
時の加熱に際してｎ−ＡｌＧａＡｓ中のドナーの再分布
を生じ、これがＦＥＴの特性、特に２次元電子ガスの電
子移動度を低トさせてしまうなどの不安定性を招来する
。
的にみると、今へ１Ｇａ八ｓＪｆとして八１０．３ Ｇ
ａｎ、ｒへＳとすると、 ΔＥｃ ：；０．３２Ｖ φＭ’；１．１３Ｖ ε２ ＝ｕ、５ε０ で、φＨ−ΔＥｃ ’；：： ０．８Ｖとなるので、も
し、ＡｌＧａＡｓに不純物のドーピングを行わないと、
ＶＦ６−〇であるので、Ｖ ｔｈ； ０．８Ｖのノーマ
リ−オフのＦＥＴとなる。そごで・、このＨＥＭＴにお
いては、ＡｌＧａＡｓにドナー不純物のドープを行って
ＶＦ６に有限の値を与えて、ｖｔｂ：ｏ、或いはＶｔｈ
＜０（ノーマリ−オン）を得ることになる。しかしなが
ら、このＨＥＭＴにおいては、本来的にφＨ≠ΔＥｃで
、例えはφＨ−ΔＥｃ ： ０．８Ｖであるがために、
ｖ ｔｈ＜ ｏのノーマリ−オンのＦＥＴを得るために
は、ＶＦ６に大きな値を必要とすることになり、これが
ため例えばｎ−ＡｌＧａＡｓに対する不純物のドープ量
を比較的大きくする。ところが、このように、比較的面
濃度に不純物がドープされたｎ−ＡｌＧａＡｓによって
ヘテロ界面を構成する場合、例えば製造工程中の熱処理
時の加熱に際してｎ−ＡｌＧａＡｓ中のドナーの再分布
を生じ、これがＦＥＴの特性、特に２次元電子ガスの電
子移動度を低トさせてしまうなどの不安定性を招来する
。
（発明が解決しよフとする問題点」
上述したＨＥＭＴ構造においては、φ門がゲート金属の
１！類にほとんど依存しないために、そのしきい値電圧
ｖｔｈも、金属種によってほとんど変化せずこのｖｔｈ
Ｏ値の選定の自由度が小さい。
１！類にほとんど依存しないために、そのしきい値電圧
ｖｔｈも、金属種によってほとんど変化せずこのｖｔｈ
Ｏ値の選定の自由度が小さい。
本発明においては、特に、２次元電子ガスチャンネルに
よる半導体装置において、しきい値電圧ｖｔｈの選定の
自由度を高めるものである。
よる半導体装置において、しきい値電圧ｖｔｈの選定の
自由度を高めるものである。
本発明においては、第１図に示すように、低不純物濃度
の第１の半導体Ｉｔ！ ＋１）と、これの上に不純物が
ドープされないか、或いは１の導電型例えばｎ型の不純
物がドープされた第２の半導体Ｉｆｆ （２１を設けて
第１のヘテロ接合ＪＨＩを形成し、更に第２の半導体層
（２）に接してこれとの間に第２のヘテロ接合ＪＨＨを
形成し、高不純物濃度の第３の半導体層（３）を設け、
第１のヘテロ接合Ｊ）１１の、第１の半導体層＋１１側
に２次７ｃ電子ガスによるチャンネル（４）を形成する
。第３の半導体層（３）は、第２の半導体層（２）に不
純物がドープされている場合は、これと同導電型の例え
ばｎ型とされる。そして、特に本発明においては、第３
の半導体層（３）を多結晶、非晶質等の非単結晶性半導
体によって構成する。
の第１の半導体Ｉｔ！ ＋１）と、これの上に不純物が
ドープされないか、或いは１の導電型例えばｎ型の不純
物がドープされた第２の半導体Ｉｆｆ （２１を設けて
第１のヘテロ接合ＪＨＩを形成し、更に第２の半導体層
（２）に接してこれとの間に第２のヘテロ接合ＪＨＨを
形成し、高不純物濃度の第３の半導体層（３）を設け、
第１のヘテロ接合Ｊ）１１の、第１の半導体層＋１１側
に２次７ｃ電子ガスによるチャンネル（４）を形成する
。第３の半導体層（３）は、第２の半導体層（２）に不
純物がドープされている場合は、これと同導電型の例え
ばｎ型とされる。そして、特に本発明においては、第３
の半導体層（３）を多結晶、非晶質等の非単結晶性半導
体によって構成する。
また、この第３の半導体層（３）は、例えば不純物が比
較的高濃度にドープされることによってこれ自体がゲー
ト電極とされるか、或いは、これにゲート電極がオーミ
ックに被着されるものである。
較的高濃度にドープされることによってこれ自体がゲー
ト電極とされるか、或いは、これにゲート電極がオーミ
ックに被着されるものである。
Ｇはゲート端子、Ｓ及びＤはソース及びドレイン端子を
示す。
示す。
上述したように本発明においては、第１及び第２のヘテ
ロ接合ＪＨＩ及びＪＨＫが設けられたダブルヘテロ構成
を採ることと、チャンネル形成部とはならないすなわち
、その結晶性がチャンネルの特性に直接的には影響しな
い第２のヘテロ接合ＪＨＨを構成する第３の半導体層（
３）については非単結晶体によって構成することにその
主たる特徴がある。
ロ接合ＪＨＩ及びＪＨＫが設けられたダブルヘテロ構成
を採ることと、チャンネル形成部とはならないすなわち
、その結晶性がチャンネルの特性に直接的には影響しな
い第２のヘテロ接合ＪＨＨを構成する第３の半導体層（
３）については非単結晶体によって構成することにその
主たる特徴がある。
すなわち、本発明によっては、上述したようにダブルヘ
テロ接合型構成としたことと、第２のヘテロ接合ＪＨＨ
を構成する第３の半導体層（３）を非単結晶半導体層に
より構成したことによって、つまり、この半導体層（３
）を単結晶としてエピタキシャル成長させることがない
ので、このエピタキシャル成長させる場合のように格子
定数を考慮した材料の選定の必要がないことによゲ乙し
きい値電ｖｔｈの選定の自由度を大とすることができ、
例えばｖ ｔｈ＜ ｏとしたノーマリ−オン（ディプレ
ッション）型のＦＥＴ （以下Ｄ−ＦＥＴという）を容
易に構成できるものであり、これによって、例えばこの
Ｄ−ＦＥＴと、更にノーマリ−オフ（エンハンスメント
）型ＦＥＴ （以−ト’Ｅ−ＦＥＴという）とを共通の
半導体基体に構成してｕ−ＰＥＴをドライブ用ＦＥＴと
し、Ｄ−１４Ｔを負（＝用ＦＥＴとしたＥ／Ｄインノ＼
−クを構成することができるようにするものである。
テロ接合型構成としたことと、第２のヘテロ接合ＪＨＨ
を構成する第３の半導体層（３）を非単結晶半導体層に
より構成したことによって、つまり、この半導体層（３
）を単結晶としてエピタキシャル成長させることがない
ので、このエピタキシャル成長させる場合のように格子
定数を考慮した材料の選定の必要がないことによゲ乙し
きい値電ｖｔｈの選定の自由度を大とすることができ、
例えばｖ ｔｈ＜ ｏとしたノーマリ−オン（ディプレ
ッション）型のＦＥＴ （以下Ｄ−ＦＥＴという）を容
易に構成できるものであり、これによって、例えばこの
Ｄ−ＦＥＴと、更にノーマリ−オフ（エンハンスメント
）型ＦＥＴ （以−ト’Ｅ−ＦＥＴという）とを共通の
半導体基体に構成してｕ−ＰＥＴをドライブ用ＦＥＴと
し、Ｄ−１４Ｔを負（＝用ＦＥＴとしたＥ／Ｄインノ＼
−クを構成することができるようにするものである。
ずなわぢ、このダブルヘテロ接合型構成としたことによ
って、この構成によるＦＥＴにおけるしきい値電圧Ｖ
ｔｈ （Ｖｏｆｆ ）は、前述した（６）式に対応して
夫々第１及び第２のヘテロ接合の各バリアをΔＥｃ１及
びΔＥｃｍとするとき、 ｖｔｈ−ΔＥＣｌ−ΔＥ、ｃｒ−ＶＰ２ ＝
（６’）となる。そして、前述したように本発明構成
によれば、第３の半導体層（３）の材料は、その選択の
自由度が大であるので、ΔＥＣＴ）ΔＥｃｍとすること
ができ、これによって（６′）式から明らかなように、
容易にｖ ｔｈ＜ ｏとすることができる。尚、ここに
ＶＦ６は、（２）式で説明したように、節２の半導体層
（２）におけるドナー濃度Ｎ２及びその厚さくｄ２−ｅ
）及び誘電率ε２によって決るものであるのでそのドナ
ー濃度Ｎ２を選定することによってＶＦ６の設定、従っ
てｖｔｈの設定、したがってｖ ｔｈ＜ 。
って、この構成によるＦＥＴにおけるしきい値電圧Ｖ
ｔｈ （Ｖｏｆｆ ）は、前述した（６）式に対応して
夫々第１及び第２のヘテロ接合の各バリアをΔＥｃ１及
びΔＥｃｍとするとき、 ｖｔｈ−ΔＥＣｌ−ΔＥ、ｃｒ−ＶＰ２ ＝
（６’）となる。そして、前述したように本発明構成
によれば、第３の半導体層（３）の材料は、その選択の
自由度が大であるので、ΔＥＣＴ）ΔＥｃｍとすること
ができ、これによって（６′）式から明らかなように、
容易にｖ ｔｈ＜ ｏとすることができる。尚、ここに
ＶＦ６は、（２）式で説明したように、節２の半導体層
（２）におけるドナー濃度Ｎ２及びその厚さくｄ２−ｅ
）及び誘電率ε２によって決るものであるのでそのドナ
ー濃度Ｎ２を選定することによってＶＦ６の設定、従っ
てｖｔｈの設定、したがってｖ ｔｈ＜ 。
をより容易に得ることができることになるが、第２の半
導体Ｍ（２）を、不純物のドープされない半導体層とし
て構成する場合はｖＰ２＝ｏとなり、ΔＥＣＵとΔＥｃ
ｉとの差によってｖｔｈが決められることになる。
導体Ｍ（２）を、不純物のドープされない半導体層とし
て構成する場合はｖＰ２＝ｏとなり、ΔＥＣＵとΔＥｃ
ｉとの差によってｖｔｈが決められることになる。
更に、第１図を参照して本発明の一例を詳細に説明する
。この例においては、これ自体が第１の半導体層（１）
となる不純物がドープされていない半絶縁性の単結晶Ｇ
ａＡｓ基板Ｓｏを用意し、これの−主面上に、第２の半
導体ｉｉ （２）をＭＯＣＶＤ （ＭｅｔａｌＯｒｇａ
ｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ ）法、或いはＭ Ｂ Ｅ （Ｍｏｌｅｃｕｌ
ａｒ Ｂｅａｍ ｔ！ｐｉｔａｘｙ）法によってエピタ
キシャル成長する。そして、これの上に例えばｎ型の高
不純物濃度の多結晶、或いは非晶質の第３の半導体層（
３）を例えば通常のＣＶＤ法によって被着形成する。そ
して、これら第３及び第２の半導体層（３）及び（２）
の一部、すなわちゲート部を構成する部分を残して選択
的にエツチングしてこのゲート部を挾んでその両側にお
いて第１の半導体層ｆｌｌを外部に露呈し、ここに夫々
高濃度に例えばｎ型の不純物を選択的にイオン注入、或
いは拡散等によってドープして夫々ソース及びドレイン
領域（５）及び（６）をチャンネル（４）の両端に接し
て設ける。
。この例においては、これ自体が第１の半導体層（１）
となる不純物がドープされていない半絶縁性の単結晶Ｇ
ａＡｓ基板Ｓｏを用意し、これの−主面上に、第２の半
導体ｉｉ （２）をＭＯＣＶＤ （ＭｅｔａｌＯｒｇａ
ｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ ）法、或いはＭ Ｂ Ｅ （Ｍｏｌｅｃｕｌ
ａｒ Ｂｅａｍ ｔ！ｐｉｔａｘｙ）法によってエピタ
キシャル成長する。そして、これの上に例えばｎ型の高
不純物濃度の多結晶、或いは非晶質の第３の半導体層（
３）を例えば通常のＣＶＤ法によって被着形成する。そ
して、これら第３及び第２の半導体層（３）及び（２）
の一部、すなわちゲート部を構成する部分を残して選択
的にエツチングしてこのゲート部を挾んでその両側にお
いて第１の半導体層ｆｌｌを外部に露呈し、ここに夫々
高濃度に例えばｎ型の不純物を選択的にイオン注入、或
いは拡散等によってドープして夫々ソース及びドレイン
領域（５）及び（６）をチャンネル（４）の両端に接し
て設ける。
第１１第２及び第３の半導体層（１１，（２１及び（３
）の各半導体材料は、そのエネルギーバンドモデルを第
２図に示すように、夫々の伝導帯の底のレベル’
ＥＣ１＊ ＥＣ２及び。。３が、例えば
、。、＜ ＥＣ３’ ＜ ＥＣ２となるように、すなわ
ち例えば各半導体層（１１，（２１及び（３）の各エネ
ルギーギャップ（禁止帯幅）を夫々Ｅｇｓ ＋ ８ｇ２
及びＥｇ３とするとき、Ｅｇｔ ＜ ２ｇ３＜８ｇ２と
し、第２及び第１の半導体層（２）及び（１）間、第２
及び第３の半導体層（２）及び（３）間に夫々所要のバ
リアΔＥＣＩ及びΔＥＣＭを有する第１及び第２のヘテ
ロ接合ＪＨＩ及びＪＨＩを形成する。例えば第１の半導
体層（１）がＧａＡｓのとき、第２の半導体層（２）は
、例えばアンドープの＾ＩＡｓのエピタキシャル層によ
って形成し、第３の半導体層（３）は、ｎ型のＡＩＰ多
結晶層によって構成し得る。このような構成によるとき
は、ΔＥｃＩ＝ ０．７５Ｖ、ΔＥｃｉ＝ ０．２Ｖと
することができるので、Ｖ ｔｈｅ： −０，５Ｖとな
り、ノーマリオン、すなわちディプレッション型のＦＥ
Ｔ（Ｄ−ＦＥＴ ’）が得られる。
）の各半導体材料は、そのエネルギーバンドモデルを第
２図に示すように、夫々の伝導帯の底のレベル’
ＥＣ１＊ ＥＣ２及び。。３が、例えば
、。、＜ ＥＣ３’ ＜ ＥＣ２となるように、すなわ
ち例えば各半導体層（１１，（２１及び（３）の各エネ
ルギーギャップ（禁止帯幅）を夫々Ｅｇｓ ＋ ８ｇ２
及びＥｇ３とするとき、Ｅｇｔ ＜ ２ｇ３＜８ｇ２と
し、第２及び第１の半導体層（２）及び（１）間、第２
及び第３の半導体層（２）及び（３）間に夫々所要のバ
リアΔＥＣＩ及びΔＥＣＭを有する第１及び第２のヘテ
ロ接合ＪＨＩ及びＪＨＩを形成する。例えば第１の半導
体層（１）がＧａＡｓのとき、第２の半導体層（２）は
、例えばアンドープの＾ＩＡｓのエピタキシャル層によ
って形成し、第３の半導体層（３）は、ｎ型のＡＩＰ多
結晶層によって構成し得る。このような構成によるとき
は、ΔＥｃＩ＝ ０．７５Ｖ、ΔＥｃｉ＝ ０．２Ｖと
することができるので、Ｖ ｔｈｅ： −０，５Ｖとな
り、ノーマリオン、すなわちディプレッション型のＦＥ
Ｔ（Ｄ−ＦＥＴ ’）が得られる。
そして、上述の第１図の構成において、第３の半導体層
（３）として、多結晶Ｇｅを用いるときは、そのバンド
モデルは第３図に示すようになり、ΔＥｃＩ＝ ０．７
５Ｖに対し、ΔＥｃｉ ＝ １．０９Ｖとなるので（６
′）式から、同様にＶ Ｐ２ ”：： Ｉとずれば、ｖ
ｔｈ＝０．３５Ｖとなり、ノーマリオフ、ずなわぢエン
ハースメント型のＦ ＥＴ （Ｅ−ＮＥＴ ）が得られ
る。
（３）として、多結晶Ｇｅを用いるときは、そのバンド
モデルは第３図に示すようになり、ΔＥｃＩ＝ ０．７
５Ｖに対し、ΔＥｃｉ ＝ １．０９Ｖとなるので（６
′）式から、同様にＶ Ｐ２ ”：： Ｉとずれば、ｖ
ｔｈ＝０．３５Ｖとなり、ノーマリオフ、ずなわぢエン
ハースメント型のＦ ＥＴ （Ｅ−ＮＥＴ ）が得られ
る。
上述したように本発明によれば、ｖｔｈの選定の自由度
が大となり、Ｅ−ＦＥＴもＤ−ＰＥＴも容易に得ること
ができるので、これらを共通の半導体基体上に構成して
、Ｅ／Ｄインバータを構成することができる。
が大となり、Ｅ−ＦＥＴもＤ−ＰＥＴも容易に得ること
ができるので、これらを共通の半導体基体上に構成して
、Ｅ／Ｄインバータを構成することができる。
この場合の一例を、第４図を参照して説明する。
第４図において、第１図と対応する部分には同一符号を
付して重複説明を省略する。この場合、第１の半導体Ｍ
（１）、この例では、例えば半絶縁性の単結晶ＧａＡｓ
基板Ｓｏを共通にして、Ｄ−ＦＥＴとＥ−ＦＥＴとを形
成するものであり、Ｄ−ＦＥＴにおいては、前述したよ
うに第３の半導体層（３）を例えば多結晶ＡＩＰ層によ
って構成し、Ｅ−ＰＵＴにおいては、第３の半導体層（
３）を多結晶Ｇｅ層によって構成して夫々のｖｔｈを前
述したようにＤ−ＦＥＴにおいては−０，５■、Ｅ−Ｆ
ＥＴにおいては＋〇、３５Ｖとなし得る。
付して重複説明を省略する。この場合、第１の半導体Ｍ
（１）、この例では、例えば半絶縁性の単結晶ＧａＡｓ
基板Ｓｏを共通にして、Ｄ−ＦＥＴとＥ−ＦＥＴとを形
成するものであり、Ｄ−ＦＥＴにおいては、前述したよ
うに第３の半導体層（３）を例えば多結晶ＡＩＰ層によ
って構成し、Ｅ−ＰＵＴにおいては、第３の半導体層（
３）を多結晶Ｇｅ層によって構成して夫々のｖｔｈを前
述したようにＤ−ＦＥＴにおいては−０，５■、Ｅ−Ｆ
ＥＴにおいては＋〇、３５Ｖとなし得る。
尚、上述した例では、Ｅ−ＦＥＴと、Ｄ−ＦＥＴとの双
方について第３の半導体層（３）を非単結晶層とじた場
合であるが、成る場合は、Ｄ−ＰＥＴについてのめ第３
の半導体層（３）を非単結晶層によって構成し、Ｅ−Ｆ
ＥＴについては、Ｉ（ＥＭＴ構成とするとか、或いは第
３の半導体層もエピタキシャル層によって形成したダブ
ルヘテロ接合型のＦＥＴとすることもできる。
方について第３の半導体層（３）を非単結晶層とじた場
合であるが、成る場合は、Ｄ−ＰＥＴについてのめ第３
の半導体層（３）を非単結晶層によって構成し、Ｅ−Ｆ
ＥＴについては、Ｉ（ＥＭＴ構成とするとか、或いは第
３の半導体層もエピタキシャル層によって形成したダブ
ルヘテロ接合型のＦＥＴとすることもできる。
また、上述した例では、第１及び第２の半導体層（１）
及び（２）がＧａＡｓ及び＾１＾Ｓである場合、ずなわ
ぢ八ＩｘＧａｌ−）（Ａｓ （０≦Ｘ≦１）糸を用いた
場合であるが、そのほかの半導体材料を適用することも
できる。
及び（２）がＧａＡｓ及び＾１＾Ｓである場合、ずなわ
ぢ八ＩｘＧａｌ−）（Ａｓ （０≦Ｘ≦１）糸を用いた
場合であるが、そのほかの半導体材料を適用することも
できる。
また、上述した例では第１の半導体層（１）が基板Ｓｏ
自体によって構成した場合であるが、この基板Ｓｏ上に
第１の半導体層ｆｉｌをエピタキシャル成長して形成す
ることもできる。
自体によって構成した場合であるが、この基板Ｓｏ上に
第１の半導体層ｆｉｌをエピタキシャル成長して形成す
ることもできる。
また、上述した例では、ソース及びト°レイン領域（５
）及び（６）を、不純物の選択的にドープした場合であ
るが、ソース及びドレイン電極を半導体層（１）上に設
けてアロイするとか、更に成る場合は、第２及び第３の
半導体ＩＮをエツチング除去することなく、これらを貫
き抜けるようにソース及びドレイン電極をアロイさせて
設けることもできる。
）及び（６）を、不純物の選択的にドープした場合であ
るが、ソース及びドレイン電極を半導体層（１）上に設
けてアロイするとか、更に成る場合は、第２及び第３の
半導体ＩＮをエツチング除去することなく、これらを貫
き抜けるようにソース及びドレイン電極をアロイさせて
設けることもできる。
上述したように本発明によれば、ダブルヘテロ接合型構
成をとり、しかも、２次元電子ガスチャンネルに直接的
に影響しない第３の半導体層（３）を非単結晶性とＬ７
たことによって、第２のヘテロ接合ＪＨＩＩの第２及び
第３の半導体層（２）及び（３）の材料の組合せによっ
て決るバリアΔＥＣＭの選択の自由度が大となることに
よって、しきい値電圧ｖｔｈの選定範囲が広範となり、
Ｄ−ＦＥＴをも容易に構成できる。
成をとり、しかも、２次元電子ガスチャンネルに直接的
に影響しない第３の半導体層（３）を非単結晶性とＬ７
たことによって、第２のヘテロ接合ＪＨＩＩの第２及び
第３の半導体層（２）及び（３）の材料の組合せによっ
て決るバリアΔＥＣＭの選択の自由度が大となることに
よって、しきい値電圧ｖｔｈの選定範囲が広範となり、
Ｄ−ＦＥＴをも容易に構成できる。
第１図は本発明による半導体装置の一例の路線的拡大断
面図、第２図及び第３図はそのエネルギーバンドモデル
図、第４図は本発明装置の他の例の路線的拡大断面図、
第５図は従来の半導体装置の説明に供するエネルギーバ
ンドモデル図である。 り（１）・・・第１の半導体層、（２）・・・第２の半
導体層、（３）・・・第３の半導体層、ＪＨＩ・・・第
１のヘテ、口接合、ＪＨＮ・・・第２のヘテロ接合。 本層） １１１２図 第８図 第４図 Ｄ−ＦＥｒ Ｅ−ＦＥＴ
、、 ９Ｇ −９Ｇ
第５図
面図、第２図及び第３図はそのエネルギーバンドモデル
図、第４図は本発明装置の他の例の路線的拡大断面図、
第５図は従来の半導体装置の説明に供するエネルギーバ
ンドモデル図である。 り（１）・・・第１の半導体層、（２）・・・第２の半
導体層、（３）・・・第３の半導体層、ＪＨＩ・・・第
１のヘテ、口接合、ＪＨＮ・・・第２のヘテロ接合。 本層） １１１２図 第８図 第４図 Ｄ−ＦＥｒ Ｅ−ＦＥＴ
、、 ９Ｇ −９Ｇ
第５図
Claims (1)
- 第１のヘテロ接合を形成する低不純物濃度の第１の半
導体層と第２の半導体層と、該第２の半導体層と接して
これとの間に第２のヘテロ接合を形成する非単結晶性半
導体より成る第３の半導体層とが設けられて成り、上記
第１のヘテロ接合の上記第１の半導体層側に２次元電子
ガスによるチャンネルが形成されるようなされた半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171184A JPH0697668B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171184A JPH0697668B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6149477A true JPS6149477A (ja) | 1986-03-11 |
| JPH0697668B2 JPH0697668B2 (ja) | 1994-11-30 |
Family
ID=15918560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171184A Expired - Fee Related JPH0697668B2 (ja) | 1984-08-17 | 1984-08-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697668B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851574A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置 |
-
1984
- 1984-08-17 JP JP59171184A patent/JPH0697668B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851574A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697668B2 (ja) | 1994-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |