JPH0697694B2 - 相補型薄膜トランジスタ - Google Patents

Description

【発明の詳細な説明】 〈技術分野〉 本発明は非単結晶シリコン膜からなる相補型薄膜トラン
ジスタに関する。

〈従来技術〉 近年、絶縁基板上に薄膜トランジスタを形成する技術の
研究が活発に行なわれている。この技術は、安価な透明
絶縁基板を用いて高品質の薄形ディスプレイを実現する
アクティブマトリックスパネル、あるいは通常の半導体
集積回路上にトランジスタなどの能動素子を形成する三
次元集積回路、あるいは安価で高性能なイメージセン
サ、あるいは高密度のメモリーなど、数多くの応用が期
待されるものである。

これらの応用の中には、基本的には薄膜トランジスタを
スイッチング素子としてのみ用いるものもあるが、その
スイッチングに必要な駆動回路が薄膜トランジスタで同
時に構成されることが望ましい。例えばアクティブマト
リックスパネルではマトリックス状に配置された画素の
１つ１つに薄膜トランジスタを配し、表示データのスイ
ッチングを行なうが、同時にその周辺駆動回路を薄膜ト
ランジスタで集積化できれば、実装の負担を小さくする
と共にシステム全体の低コスト化，小型化が実現でき
る。すなわち、薄膜トランジスタでロジック回路を構成
することが必要となる。

この場合、通常の半導体集積回路の場合以上に、相補構
成（CMOS）化が要求される。これは、薄膜トランジスタ
でロジック回路を構成する場合、一般にその素子数が多
くなり、相補構成にしない限り消費電力が極めて大きく
なってしまうためである。例えばアクティブマトリック
スパネルの周辺駆動回路を薄膜トランジスタで内蔵する
場合、画素数に応じた数のシフトレジスタやバッファ、
あるいはアナログスイッチなどが必要となる。一般には
500段以上のシフトレジスタを内蔵しなくてはならな
い。また、三次元集積回路やイメージセンサ、あるいは
高密度メモリーなどの場合でも同様に多数の素子数が必
要とされることは容易に類推できる。このように素子数
が多い場合、その消費電力を低減する上で、薄膜トラン
ジスタを相補構成とすることは極めて有効である。相補
型薄膜トランジスタは、Ｐチャネル型薄膜トランジスタ
とＮチャネル型薄膜トランジスタから構成される。これ
らの薄膜トランジスタのうち、いずれか一方は必ずオフ
状態にあるため、電源間に貫通電流の流れることがな
く、消費電力を大幅に低減させることが可能となる。

しかし、相補型薄膜トランジスタは下記の欠点を有して
おり、従来、充分な検討が行なわれていない。

（１）Ｐチャネル型とＮチャネル型の双方を集積化する
ため製造方法が複雑なこと。

（２）これに伴なって製造コストが高いこと。

（３）薄膜トランジスタの特性のバランス充分であるこ
と。

（４）Ｐチャネル型薄膜トランジスタの特性とＮチャネ
ル型薄膜トランジスタの特性をそろえることが困難であ
ること。

（５）あえてこれらの特性をそろえるためには、チャネ
ル部に適当な不純物を添加するなど余分な工程が必要と
なること。

これらの欠点を有しているため、相補型薄膜トランジス
タは実現化レベルに達していなかった。

〈発明の目的〉 本発明はこのような欠点を一挙に除去するものであり、
その目的とするところは、個々に優れた特性を有し、か
つ特性差の少ないＰチャネル型及びＮチャネル型薄膜ト
ランジスタから構成される相補型薄膜トランジスタを、
簡単な製造方法で安価に提供することにある。

〈発明の要約〉 本発明は、基板上に形成された第１導電型薄膜トランジ
スタ及び第２導電型薄膜トランジスタよりなる相補型薄
膜トランジスタにおいて、前記第１及び第２導電型薄膜
トランジスタのチャネル領域は同一層の非単結晶シリコ
ン膜からなり、かつ前記第１及び第２導電型薄膜トラン
ジスタのそれぞれのチャネル領域のシリコン膜厚は、そ
れぞれの薄膜トランジスタにおいて広がり得る空乏層の
最大幅のいずれよりも薄く形成されてなることを特徴と
する。

〈実施例〉 以下、チャネル領域をノンドープシリコン薄膜により構
成し、ソース・ドレインの導電型によってＰチャネル型
あるいはＮチャネル型薄膜トランジスタを実現すること
を特徴とする相補型薄膜トランジスタについて、実施例
に基づいて詳しく説明する。

第１図は本発明による相補型薄膜トランジスタの構造を
示す断面図である。101はガラス，石英，パシベーショ
ン膜を含む半導体集積回路基板などの絶縁基板であり、
その上にＰチャネル型薄膜トランジスタ102とＮチャネ
ル型薄膜トランジスタ103が形成されており、相補型薄
膜トランジスタを構成している。104はノンドープシリ
コン薄膜から成るＰチャネル型薄膜トランジスタのチャ
ネル領域である。105はボロンなどのアクセプタをドー
プしたＰ型シリコン薄膜から成るソース領域であり、10
6は同様に構成されたドレイン領域である。107はSiO₂な
どのゲート絶縁膜、108は他結晶シリコン，金属などの
ゲート電極、109はSiO₂などの層間絶縁膜である。110,1
11は金属などの導電体から成り、それぞれソース電極，
ドレイン電極である。112はノンドープシリコン薄膜か
ら成るＮチャネル型薄膜トランジスタのチャネル領域で
ある。113はリン，ヒ素などのドナーをドープしたＮ型
シリコン薄膜から成るソース領域であり、114は同様に
構成されたドレイン領域である。115はゲート絶縁膜、1
16はゲート電極、117はソース電極、118はドレイン電極
である。

本図より明らかなように、本発明はＰチャネル型及びＮ
チャネル型薄膜トランジスタのチャネル領域として、共
にノンドープシリコン薄膜を用いること、及び、基本的
にはＰチャネル型薄膜トランジスタとＮチャネル型薄膜
トランジスタとは、ソース・ドレイン領域の導電型によ
ってのみ区別されることを大きな特徴としている。

以下、これらの特徴により実現される本発明の効果につ
いて説明する。

まず、Ｐチャネル型及びＮチャネル型薄膜トランジスタ
のチャネル領域として、共にノンドープシリコン薄膜を
用いることの効果について述べる。両タイプの薄膜トラ
ンジスタのチャネル領域として、共にノンドープシリコ
ン薄膜、すなわち真性半導体に近いシリコン薄膜を用い
ることにより、トランジスタがオフ状態のときに流れる
リーク電流（以下、OFF電流という。）を最小にするこ
とが可能となる。単結晶シリコンを用いる通常のトラン
ジスタでは、Ｎチャネル型の場合Ｐ型基板を、Ｐチャネ
ル型の場合Ｎ型基板を用いて極めて良質のPN接合を形成
することにより、ソース・ドレイン間のOFF電流を低減
しているが、一般に絶縁基板上のシリコン薄膜では単結
晶化は不可能であり、多結晶状態あるいは非晶質状態と
なり、良質なPN接合を形成することができず、したがっ
てOFF電流を低減させることができない。第２図は本出
願人の行なった実験のデータであり、Ｎチャネル型薄膜
トランジスタにおけるチャネル領域のシリコン薄膜中の
不純物濃度とOFF電流の関係を示すグラフである。不純
物はボロンであり、チャネル領域をＰ型にすることを目
的としている。ドーピングはイオン打ち込み法により、
グラフの横軸はボロンのドーズ量、縦軸は0Vのゲート電
圧におけるOFF電流である。このグラフから分かるよう
に、ドーズ量が０の場合、すなわち真性半導体に近いノ
ンドープシリコン薄膜を用いた場合にOFF電流が最小と
なる。これは不純物濃度が高くなるにつれてPN接合のリ
ーク電流が増大するためである。また、逆にチャネル領
域をＮ型にした場合には、述べるまでもなくトランジス
タはデプリーション型となり、OFF電流は増大する。し
たがって、ノンドープシリコン薄膜を用いた場合にOFF
電流は最小となる。すなわち、OFF電流を低減するに
は、単結晶シリコンを用いたトランジスタのようにPN接
合を用いるのではなく、チャネル領域の抵抗値を出来る
限り大きくすることが効果的である。上記の説明はＮチ
ャネル型薄膜トランジスタについて行なったが、Ｐチャ
ネル型薄膜トランジスタについても全く同様に成立す
る。したがって、両タイプの薄膜トランジスタとも、チ
ャネル領域にノンドープシリコン薄膜を用いることによ
りOFF電流を最小にすることが可能となる。

次に、Ｐチャネル型薄膜トランジスタとＮチャネル型薄
膜トランジスタを、ソース・ドレイン領域の導電型によ
ってのみ区別することの効果について述べる。これによ
り、相補型薄膜トランジスタの製造工程を著しく簡略化
することができる。したがって、大幅な歩留りの向上及
び低コスト化が実現できる。第３図は第１図に示した相
補型薄膜トランジスタの製造方法の１例を示す図であ
る。まず、第３図（ａ）のように、絶縁基板301上にノ
ンドープシリコン薄膜302,303を堆積させた後、所望の
パターンを形成する。302にＰチャネル型薄膜トランジ
スタが、303にＮチャネル型薄膜トランジスタがそれぞ
れ形成される。次に第３図（ｂ）のように、ノンドープ
シリコン薄膜302及び303を熱酸化することによりゲート
絶縁膜304を形成する。あるいは気相成長法などにより
ゲート絶縁膜を外部を堆積させても良い。その後、ゲー
ト電極305を堆積させて、所望のパターン形成を行な
う。もちろん、Ｐ型シリコン薄膜とＮ型シリコン薄膜と
いうように、Ｐチャネル型薄膜トランジスタとＮチャネ
ル型薄膜トランジスタとで異なるゲート電極材料を用い
ても差し支えない。次に第３図（ｃ）のように、フオト
レジストなどのマスク材料306をＮチャネル型薄膜トラ
ンジスタとなるべき領域に形成して、ボロンなどのアク
セプタ元素307をイオン打ち込み法によりＰチャネル型
薄膜トランジスタ中にドープし、ソース領域308及びド
レイン領域309となるＰ型シリコン薄膜を形成する。さ
らに第３図（ｄ）のように、同様にフオトレジストなど
のマスク材料310をＰチャネル型薄膜トランジスタとな
るべき領域に形成して、リン，ヒ素などのドナー元素31
1をイオン打ち込み法によりＮチャネル型薄膜トランジ
スタ中にドープし、ソース領域312及びドレイン領域313
となるＮ型シリコン薄膜を形成する。最後に第３図
（ｅ）のように、層間絶縁膜314を堆積させた後コンタ
クトホールを開口し、Ｐチャネル型薄膜トランジスタの
ソース電極315及びドレイン電極316,Nチャネル型薄膜ト
ランジスタのソース電極317及びドレイン電極318を形成
し、相補型薄膜トランジスタは完成する。

これよりわかるように、本発明による相補型薄膜トラン
ジスタは極めて簡単な方法で製造できる。これは、Ｐチ
ャネル型薄膜トランジスタもＮチャネル型薄膜トランジ
スタも共に、チャネル領域としてノンドープシリコン薄
膜を用いることによる。このため、従来の相補型トラン
ジスタのように、Ｐチャネル型トランジスタにはＮ型基
板を、Ｎチャネル型トランジスタにはＰ型基板を用いる
必要がない。すなわち、２種類のトランジスタにおいて
チャネル領域の導電型を変える必要がない。これによっ
て、それぞれのトランジスタのチャネル領域に不純物を
添加したり、それに必要なパターンを形成する工程を省
くことができる。また、それぞれのトランジスタは絶縁
基板上に島状に分離されており、特別な素子分離工程を
必要としない。また、これに伴なって、通常の半導体集
積回路のような寄生MOS効果がなく、チャネルストッパ
ーを形成する必要がない。これらの理由により、本発明
による薄膜トランジスタでは、ソース・ドレイン領域の
導電型を変えることのみで、Ｐチャネル型及びＮチャネ
ル型薄膜トランジスタを実現することができる。したが
って、その製造工程は従来の相補型トランジスタに比べ
て極めて簡単なものとなる。例えば、パターン形成工程
数は、従来の相補型トランジスタでは10工程以上必要で
あるが、本発明による相補型トランジスタではわずか６
工程で済む。このように製造工程を簡略化できること
は、それ自体、低コスト化を実現すると共に、製造歩留
りの向上をも実現し、全体として大幅な低コストが達成
できるという多大な効果を有している。

また本発明は、Ｐチャネル型薄膜トランジスタとＮチャ
ネル型薄膜トランジスタの双方におけるチャネル領域の
シリコン薄膜を同一層で構成し、かつ、該シリコン薄膜
の膜厚を、前記２種類の薄膜トランジスタの該シリコン
薄膜表面に形成され得るいずれの空乏層の最大幅よりも
薄いことを特徴とする相補型薄膜トランジスタをも提供
するものであるが、以下、これについて実施例に基づき
詳しく説明する。

第４図は、本発明による相補型薄膜トランジスタのチャ
ネル領域近傍を示す断面図である。第４図（ａ）はＰチ
ャネル型薄膜トランジスタ、第４図（ｂ）はＮチャネル
型薄膜トランジスタをそれぞれ示している。絶縁基板40
1上にソース領域402,408,ドレイン領域403,409,ゲート
絶縁膜404,410,ゲート電極405,411を有する薄膜トラン
ジスタが形成されている。チャネル領域のノンドープシ
リコン薄膜406,412は同一層にて構成され、したがって
同一の膜厚tsiを有している。ゲート電圧の印加に伴な
ってシリコン薄膜表面には空乏層407,413が広がってく
るが、Ｐチャネル型薄膜トランジスタにおける空乏層の
幅x_Pと、Ｎチャネル型薄膜トランジスタにおける空乏層
の幅x_Nはそれぞれ次式で与えられる。

ここに、ｑは単位電荷量、εはシリコン薄膜の誘電率、
φｓはシリコン薄膜表面におけるエネルギーバンドの曲
がり量、N_Dは等価的にドナーとして働くトラップの密
度、N_Aは等価的にアクセプタとして働くトラップの密度
である。前述の如く、シリコン薄膜は多結晶あるいは非
晶質状態にあり、多くの結晶欠陥を有しており、これが
トラップとして作用する。エネルギーバンド図におい
て、フエルミレベルとコンダクショクバンドの間に準位
を作るトラップはドナーとして作用し、フエルミレベル
とバレンスバンドの間に準位を作るトラップはアクセプ
タとして作用する。各トラップの準位はシリコン原子の
配列の仕方によって決まり、一般にはN_DとN_Aは等しくな
い。第４図ではN_Dの方がN_Aよりも大きく、したがってx_P
の方がx_Nよりも小さい場合を示している。ゲート電圧を
さらに大きくすると、それぞれの空乏層の広がり幅は最
大値に達し、シリコン薄膜表面に反転層が形成され始め
る。このときのゲート電圧がしきい値電圧であり、これ
以上ゲート電圧を大きくしても、もはや空乏層は広がら
ず、反転層内のキャリア密度が高くなるのみである。Ｐ
チャネル型及びＮチャネル型薄膜トランジスタにおける
空乏層の最大幅x_Pmax及びx_Nmax、しきい値電圧Vth_P及び
Vth_Nは次式で与えられる。

ここに、φf_P，φf_NはそれぞれＰチャネル型,Nチャネル
型薄膜トランジスタにおけるフェルミエネルギー、Cox
は単位面積当りのゲート絶縁膜の容量、V_FBはフラット
バンド電圧である。

本発明による相補型薄膜トランジスタでは、シリコン薄
膜tsiを上記x_Pmax,x_Nmaxのいずれよりも小さくなるよう
に構成する。

以下、これにより実現される本発明の効果について説明
する。

シリコン薄膜の膜厚（tsi）が、空乏層の広がり得る最
大幅（x_Pmax,x_Nmax）よりも小さい場合、空乏層はtsi以
上に広がることはできない。したがって、空乏層幅がts
iに達すると、ただちにシリコン薄膜表面に反転層が形
成されるようになる。すなわち、トランジスタのしきい
値電圧が低減する。通常、シリコン薄膜中には極めて高
密度のトラップが存在するため、しきい値電圧が高くな
ってしまうが、本発明によれば、しきい値電圧を低減さ
せることにより薄膜トランジスタの駆動電圧を低くする
ことができ、またトランジスタがオン状態の時に流れる
電流（ON電流）を大きくすることができる。したがって
薄膜トランジスタを使いやすくすると共に、より高速な
動作を可能とする。

また、この時のしきい値電圧は次式で与えられる。

第４図の例の場合、N_D＞N_A，x_P＜x_Nである。したがっ
て、tsiを薄くしていった時、Ｐチャネル型薄膜トラン
ジスタよりもＮチャネル型薄膜トランジスタの方がしき
い値電圧の低下が早く始まる。しかし、tsiをさらに薄
くして、本発明の提供する膜厚の範囲になると、Ｐチャ
ネル型薄膜トランジスタとＮチャネル型薄膜トランジス
タのしきい値電圧の差は小さくなる。この様子を第５図
に示す。横軸はtsi,縦軸はしきい値電圧の絶対値であ
る。501はＮチャネル型薄膜トランジスタ、502はＰチャ
ネル型薄膜トランジスタのグラフをそれぞれ示してい
る。このグラフからわかるように、tsiがx_Pmaxよりも小
さい領域で、両者のしきい値電圧が急激に接近してい
る。これは上式において、N_AよりもN_Dの方が大きいた
め、２つのトランジスタのしきい値電圧のtsi依存性が
異なるためである。したがって本発明によれば、Ｐチャ
ネル型及びＮチヤネル型薄膜トランジスタのしきい値電
圧を近づけ、その特性差を小さくすることが可能とな
る。これは相補型トランジスタにおいて極めて大きな効
果を有する。

なお、上記の説明はN_D＞N_Aを仮定して行なったが、N_A＜
N_Dの場合にも全く同様に成立する。

第６図は本発明の他の実施例を示すものである。絶縁基
板601上にＰチャネル型薄膜トランジスタ616とＮチャネ
ル型薄膜トランジスタ617が形成されており、相補型薄
膜トランジスタを構成している。602はゲート電極、603
はゲート絶縁層である。604はノンドープシリコン薄膜
から成るＰチャネル型薄膜トランジスタのチャネル領域
である。605はボロンなどのアクセプタをドープしたＰ
型シリコン薄膜から成るソース領域であり、606は同様
に構成されたドレイン領域である。607は層間絶縁膜で
あり、608はソース電極、609はドレイン電極である。61
0はゲート電極であり、611はノンドープシリコン薄膜か
ら成るＮチャネル型薄膜トランジスタのチャネル領域で
ある。612はリン，ヒ素などのドナーをドープしたＮ型
シリコン薄膜から成るソース領域であり、613は同様に
構成されたドレイン領域である。614はソース電極、615
はドレイン電極である。

図から明らかなように、前述した本発明のすべての効果
は、本実施例においても成立する。すなわち、チャネル
領域がゲート電極の上に位置したり、あるいはソース・
ドレイン領域のシリコン薄膜がチャネル領域のシリコン
薄膜とは異なる層により構成されたり、付随的な構造が
変化しても本発明は成立し、同様の効果が得られる。

〈実施例の効果のまとめ〉 以上に述べたように、実施例は以下のような効果を有し
ている。

（１）チャネル領域にノンドープシリコン薄膜を用いる
ため、薄膜トランジスタのOFF電流を最小にすることが
できる。

（２）チャネル領域にノンドープシリコン薄膜を用いる
ため、ソース・ドレイン領域の導電型によってのみ、Ｐ
チャネル型薄膜トランジスタとＮチャネル型薄膜トラン
ジスタを作り分けることができ、非常に簡単に相補型薄
膜トランジスタを実現できる。

（３）シリコン薄膜の膜厚が、空乏層の広がり得る最大
幅よりも小さいため、薄膜トランジスタのしきい値電圧
を低下させると共に、ON電流を大きくし、より高速な動
作を可能とすることができる。

（４）シリコン薄膜の膜厚を、Ｐチャネル型薄膜トラン
ジスタの空乏層の広がり得る最大幅と、Ｎチャネル型薄
膜トランジスタの空乏層の広がり得る最大幅のいずれよ
りも小さいために、双方の薄膜トランジスタの特性を著
しく改善すると共に、双方の特性差を小さくすることが
できる。

〈発明の効果〉 以上に説明したように、本発明は、基板上に形成された
第１導電型薄膜トランジスタ及び第２導電型薄膜トラン
ジスタよりなる相補型薄膜トランジスタにおいて、前記
第１及び第２導電型薄膜トランジスタのチャネル領域は
同一層の非単結晶シリコン膜からなり、かつ前記第１及
び第２導電型薄膜トランジスタのそれぞれのチャネル領
域のシリコン膜厚は、それぞれの薄膜トランジスタにお
いて広がり得る空乏層の最大幅のいずれよりも薄く形成
されてなる構成を採用したことにより、以下のような格
段の効果を奏することができる。

（１）非単結晶シリコン膜は単結晶シリコン膜に比べて
膜質が悪いので、十分なON電流が得られずに、さらにト
ランジスタのOFF時にもリーク電流が発生するという特
性を有しているが、本発明のようにチャネル領域の膜厚
を空乏層の広がり得る最大幅よりも薄く形成することに
よって、トランジスタのしきい値電圧を低くすることが
でき、ON電流を大きくできると同時に、トランジスタの
チャネル抵抗を高くすることができるので、OFF電流を
小さくすることができる。

（２）それぞれのチャネル領域のシリコン膜厚は、それ
ぞれの薄膜トランジスタにおいて広がり得る空乏層の最
大幅のいずれよりも薄く形成されてなるので、相補型の
双方の薄膜トランジスタの特性を著しく改善すると共
に、双方の特性差を小さくすることができる。

【図面の簡単な説明】

第１図は本発明による相補型薄膜トランジスタの構造を
示す第１の実施例を示す図である。 第２図はチャネル領域の不純物濃度とOFF電流の関係を
示すグラフである。 第３図（ａ）〜（ｅ）は第１図に示した本発明による相
補型薄膜トランジスタの製造方法を示す図である。 第４図（ａ）〜（ｂ）は本発明による薄膜トランジスタ
のチャネル領域近傍を示す図である。 第５図はチャネル領域のシリコン薄膜の膜厚としきい値
電圧の関係を示すグラフである。 第６図は本発明による相補型薄膜トランジスタの構造を
示す第２の実施例を示す図である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基板上に形成された第１導電型薄膜トラン
   ジスタ及び第２導電型薄膜トランジスタよりなる相補型
   薄膜トランジスタにおいて、前記第１及び第２導電型薄
   膜トランジスタのチャネル領域は同一層の非単結晶シリ
   コン膜からなり、かつ前記第１及び第２導電型薄膜トラ
   ンジスタのそれぞれのチャネル領域のシリコン膜厚は、
   それぞれの薄膜トランジスタにおいて広がり得る空乏層
   の最大幅のいずれよりも薄く形成されてなることを特徴
   とする相補型薄膜トランジスタ。