JPH0945923A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH0945923A JPH0945923A JP19355995A JP19355995A JPH0945923A JP H0945923 A JPH0945923 A JP H0945923A JP 19355995 A JP19355995 A JP 19355995A JP 19355995 A JP19355995 A JP 19355995A JP H0945923 A JPH0945923 A JP H0945923A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】液晶表示装置の画素のスイッチング素子として
使われる薄膜トランジスタのオフ電流を少なくする。 【解決手段】薄膜トランジスタのノンドープ非晶質シリ
コン膜（活性領域４Ａ）の厚さを６０ｎｍ以下にし、ゲ
ート電圧が０から−５Ｖの範囲で薄膜トランジスタが弱
いオフ状態であっても反対側の界面又は表面まで空乏化
されるようにする。よって反対側の界面又は表面上に汚
染等による正の固定電荷があっても、そこに電子を誘起
せず漏れ電流が抑制され良い特性が得られる。
使われる薄膜トランジスタのオフ電流を少なくする。 【解決手段】薄膜トランジスタのノンドープ非晶質シリ
コン膜（活性領域４Ａ）の厚さを６０ｎｍ以下にし、ゲ
ート電圧が０から−５Ｖの範囲で薄膜トランジスタが弱
いオフ状態であっても反対側の界面又は表面まで空乏化
されるようにする。よって反対側の界面又は表面上に汚
染等による正の固定電荷があっても、そこに電子を誘起
せず漏れ電流が抑制され良い特性が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、液晶表示
装置の画素のスイッチング素子として利用される非晶質
シリコンを用いた薄膜トランジスタとその製造方法に関
する。
装置の画素のスイッチング素子として利用される非晶質
シリコンを用いた薄膜トランジスタとその製造方法に関
する。
【０００２】
【従来の技術】従来の一般的に使用される薄膜トランジ
スタを図８に示す。このような薄膜トランジスタは例え
ば特開昭６３−１５８８７５号公報などに記載されてい
るが、ガラス基板１の表面を選択的に被覆するゲート電
極２と、ゲート電極２と間にゲート絶縁膜３を介して交
差する島状のアンドープ非晶質シリコン膜のゲート電極
３上方部である活性領域４と、活性領域４の両側のアン
ドープ非晶質シリコン膜にｎ型不純物をドーピングして
設けられた一対のｎ型ソース・ドレイン領域５−１，５
−２と、ｎ型ソース・ドレイン領域５−１，５−２に接
続される一対のソース・ドレイン電極６−１，６−２
と、活性領域４を被覆するＳｉＮX やＳｉＯ2 でなる保
護膜７とを有している。この保護膜７は、アンドープ非
晶質シリコン膜にｎ型不純物をドーピングするときのマ
スクとして使用される。
スタを図８に示す。このような薄膜トランジスタは例え
ば特開昭６３−１５８８７５号公報などに記載されてい
るが、ガラス基板１の表面を選択的に被覆するゲート電
極２と、ゲート電極２と間にゲート絶縁膜３を介して交
差する島状のアンドープ非晶質シリコン膜のゲート電極
３上方部である活性領域４と、活性領域４の両側のアン
ドープ非晶質シリコン膜にｎ型不純物をドーピングして
設けられた一対のｎ型ソース・ドレイン領域５−１，５
−２と、ｎ型ソース・ドレイン領域５−１，５−２に接
続される一対のソース・ドレイン電極６−１，６−２
と、活性領域４を被覆するＳｉＮX やＳｉＯ2 でなる保
護膜７とを有している。この保護膜７は、アンドープ非
晶質シリコン膜にｎ型不純物をドーピングするときのマ
スクとして使用される。
【０００３】
【発明が解決しようとする課題】このような従来の薄膜
トランジスタのドレイン電流ＩD 対ゲート電極ＶG 特性
は図３の曲線Ｉのようになる。ただし、ドレイン電圧は
１０Ｖ、チャネル長は６μｍ、チャネル幅は３３μｍと
する。曲線Ｉは、ゲート電極ＶG が約−２Ｖ以下の領域
で異常性を示している。この異常性の故に薄膜トランジ
スタのオフ電流（例えばＶG ＝−５ＶのときのＩD ）は
小さくならずオン電流対オフ電流比が大きくとれないと
いう問題点がある。
トランジスタのドレイン電流ＩD 対ゲート電極ＶG 特性
は図３の曲線Ｉのようになる。ただし、ドレイン電圧は
１０Ｖ、チャネル長は６μｍ、チャネル幅は３３μｍと
する。曲線Ｉは、ゲート電極ＶG が約−２Ｖ以下の領域
で異常性を示している。この異常性の故に薄膜トランジ
スタのオフ電流（例えばＶG ＝−５ＶのときのＩD ）は
小さくならずオン電流対オフ電流比が大きくとれないと
いう問題点がある。
【０００４】また、この保護膜があると薄膜トランジス
タの表面の凹凸が大きくなり、液晶表示装置に利用する
場合に液晶配向の乱れが生じ易く表示画質が悪くなると
いう問題点もある。
タの表面の凹凸が大きくなり、液晶表示装置に利用する
場合に液晶配向の乱れが生じ易く表示画質が悪くなると
いう問題点もある。
【０００５】従って本発明の第１の目的は改善されたオ
ン電流対オフ電流比を有する薄膜トランジスタとその製
造方法を提供することにある。又、本発明の第２の目的
は凹凸の少ない薄膜トランジスタとその製造方法を提供
することにある。
ン電流対オフ電流比を有する薄膜トランジスタとその製
造方法を提供することにある。又、本発明の第２の目的
は凹凸の少ない薄膜トランジスタとその製造方法を提供
することにある。
【０００６】
【課題を解決するための手段】本発明第１の薄膜トラン
ジスタは、絶縁基板の表面を選択的に被覆するゲート電
極と、前記ゲート電極と間にゲート絶縁膜を介して交差
する島状のアンドープ非晶質シリコン膜の前記ゲート電
極上方部である活性領域と、前記活性領域の両側の前記
アンドープ非晶質シリコン膜にｎ型不純物をドーピング
して設けられた一対のｎ型ソース・ドレイン領域と、前
記ｎ型ソース・ドレイン領域に接続される一対のソース
・ドレイン電極と、前記活性領域を含む全面を被覆する
有機絶縁膜とを有し、前記活性領域は、前記ゲート電極
に所定の負電圧を印加したときその厚さ方向に空乏層が
拡がる厚さに設定されているというものである。
ジスタは、絶縁基板の表面を選択的に被覆するゲート電
極と、前記ゲート電極と間にゲート絶縁膜を介して交差
する島状のアンドープ非晶質シリコン膜の前記ゲート電
極上方部である活性領域と、前記活性領域の両側の前記
アンドープ非晶質シリコン膜にｎ型不純物をドーピング
して設けられた一対のｎ型ソース・ドレイン領域と、前
記ｎ型ソース・ドレイン領域に接続される一対のソース
・ドレイン電極と、前記活性領域を含む全面を被覆する
有機絶縁膜とを有し、前記活性領域は、前記ゲート電極
に所定の負電圧を印加したときその厚さ方向に空乏層が
拡がる厚さに設定されているというものである。
【０００７】ここで、有機絶縁膜はポリイミド膜とする
のが好ましい。
のが好ましい。
【０００８】本発明第２の薄膜トランジスタは、絶縁基
板を選択的に被覆するアンドープ非晶質シリコン膜の表
面を間にゲート絶縁膜を介して横断するゲート電極と、
前記ゲート電極直上の前記アンドープ非晶質シリコン膜
でなる活性領域と、前記活性領域の両側の前記アンドー
プ非晶質シリコン膜にｎ型不純物をドーピングして設け
られた一対のｎ型ソース・ドレイン領域とを有する薄膜
トランジスタにおいて、前記活性領域は、前記ゲート電
極に所定の負電圧を印加したときその厚さ方向に空乏層
が拡がる厚さに設定されているというものである。
板を選択的に被覆するアンドープ非晶質シリコン膜の表
面を間にゲート絶縁膜を介して横断するゲート電極と、
前記ゲート電極直上の前記アンドープ非晶質シリコン膜
でなる活性領域と、前記活性領域の両側の前記アンドー
プ非晶質シリコン膜にｎ型不純物をドーピングして設け
られた一対のｎ型ソース・ドレイン領域とを有する薄膜
トランジスタにおいて、前記活性領域は、前記ゲート電
極に所定の負電圧を印加したときその厚さ方向に空乏層
が拡がる厚さに設定されているというものである。
【０００９】第１，第２の薄膜トランジスタの活性領域
の厚さは具体的には高々６０ｎｍである。
の厚さは具体的には高々６０ｎｍである。
【００１０】本発明第１の薄膜トランジスタの製造方法
は、絶縁基板の表面を選択的に被覆するゲート電極を形
成する工程と、全面にゲート絶縁膜を堆積する工程と、
ＳｉＨ4 ガスとＨ2 ガスとの混合ガスを使用したグロー
放電プラズマＣＶＤ法で高々６０ｎｍの厚さのアンドー
プ非晶質シリコン膜を堆積しパターニングして前記ゲー
ト電極と交差する島状のアンドープ非晶質シリコン膜を
形成する工程と、前記島状のアンドープ非晶質シリコン
膜の前記ゲート電極直下部を覆うマスクを形成したのち
ｎ型不純物イオンを前記アンドープ非晶質シリコン膜に
注入しアニールを行ない一対のｎ型ソース・ドレイン領
域を形成する工程と、前記一対のｎ型ソース・ドレイン
領域にそれぞれ接続する一対のソース・ドレイン電極を
形成する工程と、全面に有機絶縁膜を印刷法により形成
する工程とを有するというものである。ここで有機絶縁
膜はポリイミド膜とするのが好ましい。
は、絶縁基板の表面を選択的に被覆するゲート電極を形
成する工程と、全面にゲート絶縁膜を堆積する工程と、
ＳｉＨ4 ガスとＨ2 ガスとの混合ガスを使用したグロー
放電プラズマＣＶＤ法で高々６０ｎｍの厚さのアンドー
プ非晶質シリコン膜を堆積しパターニングして前記ゲー
ト電極と交差する島状のアンドープ非晶質シリコン膜を
形成する工程と、前記島状のアンドープ非晶質シリコン
膜の前記ゲート電極直下部を覆うマスクを形成したのち
ｎ型不純物イオンを前記アンドープ非晶質シリコン膜に
注入しアニールを行ない一対のｎ型ソース・ドレイン領
域を形成する工程と、前記一対のｎ型ソース・ドレイン
領域にそれぞれ接続する一対のソース・ドレイン電極を
形成する工程と、全面に有機絶縁膜を印刷法により形成
する工程とを有するというものである。ここで有機絶縁
膜はポリイミド膜とするのが好ましい。
【００１１】オフ電流を与える負のゲート電圧で活性領
域全体が空乏化するので有機絶縁膜中の固定電荷に基づ
く異常電流は存在しない。
域全体が空乏化するので有機絶縁膜中の固定電荷に基づ
く異常電流は存在しない。
【００１２】
【発明の実施の形態】図１（ａ）は本発明の薄膜トラン
ジスタの第１の実施の形態を示す平面図、図１（ｂ）は
図１（ａ）のＸ−Ｘ線断面図である。但し、図１（ａ）
には便宜上有機絶縁膜は示していない。
ジスタの第１の実施の形態を示す平面図、図１（ｂ）は
図１（ａ）のＸ−Ｘ線断面図である。但し、図１（ａ）
には便宜上有機絶縁膜は示していない。
【００１３】この薄膜トランジスタはガラス基板１の表
面を選択的に被覆するＣｒ膜でなるゲート電極２と、ゲ
ート電極２と間にゲート絶縁膜３を介して交差する島状
のアンドープ非晶質シリコン膜のゲート電極２上方部で
ある活性領域４Ａと、活性領域４Ａの両側の前述のアン
ドープ非晶質シリコン膜にｎ型不純物をドーピングして
設けられた一対のｎ型ソース・ドレイン領域５−１Ａ，
５−２Ａと、ｎ型ソース・ドレイン領域５−１Ａ，５−
２Ａに接続される一対のソース・ドレイン電極６−１
Ａ，６−２Ａと、活性領域４Ａを含む全面を被覆するポ
リイミド膜でなる有機絶縁膜８とを有し、活性領域４Ａ
は、ゲート電極２に所定の負電圧を印加したときその厚
さ方向に空乏層が拡がる厚さに設定されているというも
のである。
面を選択的に被覆するＣｒ膜でなるゲート電極２と、ゲ
ート電極２と間にゲート絶縁膜３を介して交差する島状
のアンドープ非晶質シリコン膜のゲート電極２上方部で
ある活性領域４Ａと、活性領域４Ａの両側の前述のアン
ドープ非晶質シリコン膜にｎ型不純物をドーピングして
設けられた一対のｎ型ソース・ドレイン領域５−１Ａ，
５−２Ａと、ｎ型ソース・ドレイン領域５−１Ａ，５−
２Ａに接続される一対のソース・ドレイン電極６−１
Ａ，６−２Ａと、活性領域４Ａを含む全面を被覆するポ
リイミド膜でなる有機絶縁膜８とを有し、活性領域４Ａ
は、ゲート電極２に所定の負電圧を印加したときその厚
さ方向に空乏層が拡がる厚さに設定されているというも
のである。
【００１４】ここで、アンドープ非晶質シリコン膜はＳ
ｉＨ4 ガスとＨ2 ガスとの混合ガスを使用したグロー放
電プラズマＣＶＤ法で形成される。アンドープという語
は意図的に不純物を導入しないことを意味する。
ｉＨ4 ガスとＨ2 ガスとの混合ガスを使用したグロー放
電プラズマＣＶＤ法で形成される。アンドープという語
は意図的に不純物を導入しないことを意味する。
【００１５】図１では、ソース・ドレイン電極６−１
Ａ，６−２Ａはゲート電極２とオーバラップしていない
が、図２に示すように、一部でオーバラップさせてもよ
い。
Ａ，６−２Ａはゲート電極２とオーバラップしていない
が、図２に示すように、一部でオーバラップさせてもよ
い。
【００１６】次に、本発明の第１の実施の形態の製造方
法について説明する。
法について説明する。
【００１７】まず、図３（ａ）に示すように、ガラス基
板１上にＣｒ膜をスパッタ法により堆積しリソグラフィ
ー法によりパターン化しゲート電極２を形成する。次に
プラズマＣＶＤ法により窒化シリコン膜をゲート絶縁膜
３として堆積する。次に、ＳｉＨ4 ガスとＨ2 ガスとの
混合ガスを使用したグロー放電プラズマＣＶＤ法で厚さ
６０ｎｍ以下、例えば５０ｎｍのアンドープ非晶質シリ
コン膜９を基板温度３００℃で堆積し、リソグラフィー
法により島状（長方形状）にパターニングする。次に、
図３（ｂ）に示すように、レジスト膜１０をゲート電極
２の上方に形成する。次にレジスト膜１０を残したまま
矢印で示す方向からイオン注入法によりリンを加速電圧
２０ｋＶで約５×１０15／ｃｍ2 のドーズ量で注入す
る。イオン注入後レジスト膜１０を剥離し、アニールを
行なうことにより図３（ｃ）に示すようにｎ型ソース・
ドレイン領域５−１Ａ，５−２Ａを形成する。レジスト
膜９直下部にはノンドープ非晶質シリコン膜が活性領域
４Ａとして残る。
板１上にＣｒ膜をスパッタ法により堆積しリソグラフィ
ー法によりパターン化しゲート電極２を形成する。次に
プラズマＣＶＤ法により窒化シリコン膜をゲート絶縁膜
３として堆積する。次に、ＳｉＨ4 ガスとＨ2 ガスとの
混合ガスを使用したグロー放電プラズマＣＶＤ法で厚さ
６０ｎｍ以下、例えば５０ｎｍのアンドープ非晶質シリ
コン膜９を基板温度３００℃で堆積し、リソグラフィー
法により島状（長方形状）にパターニングする。次に、
図３（ｂ）に示すように、レジスト膜１０をゲート電極
２の上方に形成する。次にレジスト膜１０を残したまま
矢印で示す方向からイオン注入法によりリンを加速電圧
２０ｋＶで約５×１０15／ｃｍ2 のドーズ量で注入す
る。イオン注入後レジスト膜１０を剥離し、アニールを
行なうことにより図３（ｃ）に示すようにｎ型ソース・
ドレイン領域５−１Ａ，５−２Ａを形成する。レジスト
膜９直下部にはノンドープ非晶質シリコン膜が活性領域
４Ａとして残る。
【００１８】この後、希フッ酸処理をしてシリコン表面
の自然酸化膜を除去した後、Ｃｒ膜をスパッタ法により
堆積してリソグラフィー法によりパターン化しソース・
ドレイン電極６−１Ａ，６−２Ａを形成し、次に、印刷
法により厚さ５０ｎｍのポリイミド膜を有機絶縁膜８と
して形成する。ポリイミド膜は活性領域を保護すると同
時に液晶表示装置の配向膜として使用できる。
の自然酸化膜を除去した後、Ｃｒ膜をスパッタ法により
堆積してリソグラフィー法によりパターン化しソース・
ドレイン電極６−１Ａ，６−２Ａを形成し、次に、印刷
法により厚さ５０ｎｍのポリイミド膜を有機絶縁膜８と
して形成する。ポリイミド膜は活性領域を保護すると同
時に液晶表示装置の配向膜として使用できる。
【００１９】図４は本発明の第１の実施の形態の薄膜ト
ランジスタのドレイン電流ＩD 対ゲート電圧ＶG 特性を
示すグラフである。曲線Ｉは従来例（活性領域の厚さは
１８０ｎｍ）の特性、曲線ＩＩは本発明の第１の実施の
形態の特性を示す。ただし、いずれもチャネル長は６μ
ｍ、チャネル幅は３３μｍで、ドレイン電圧は１０Ｖで
ある。曲線ＩＩは曲線Ｉのように異常性を示さず、オン
電流（例えばＶG ＝１０ＶのときのＩD ）対オフ電流
（例えばＶG ＝−５ＶのときのＩD ）が大幅に向上して
いることが分る。
ランジスタのドレイン電流ＩD 対ゲート電圧ＶG 特性を
示すグラフである。曲線Ｉは従来例（活性領域の厚さは
１８０ｎｍ）の特性、曲線ＩＩは本発明の第１の実施の
形態の特性を示す。ただし、いずれもチャネル長は６μ
ｍ、チャネル幅は３３μｍで、ドレイン電圧は１０Ｖで
ある。曲線ＩＩは曲線Ｉのように異常性を示さず、オン
電流（例えばＶG ＝１０ＶのときのＩD ）対オフ電流
（例えばＶG ＝−５ＶのときのＩD ）が大幅に向上して
いることが分る。
【００２０】図５は薄膜トランジスタのオフ電流につい
て説明するためのバンド図で、図５（ａ）は従来例、図
５（ｂ）は本発明の第１の実施の形態のものである。
て説明するためのバンド図で、図５（ａ）は従来例、図
５（ｂ）は本発明の第１の実施の形態のものである。
【００２１】まず図５（ａ）について説明する。ゲート
電極には負電圧が印加されているものとする。ゲート絶
縁膜３を隔ててノンドープ非晶質シリコン膜４の一部は
空乏化されている。このときノンドープ非晶質シリコン
膜４の伝導帯のエネルギーＥC と価電子帯のエネルギー
ＥV を示す曲線がゲート電極からの電界により歪められ
る範囲はゲート絶縁膜から空乏層幅Ｗまでである。保護
膜７側でも同様なバンド・ベンディングが起こり得る。
すなわち、保護膜７上には電極は無いが、イオン等によ
るプラスの固定電荷Ｑが存在するので、保護膜７とノン
ドープ非晶質シリコン膜４にマイナスの電子が誘起され
る。この現象によって、薄膜トランジスタのＩD 対ＶG
特性は、図３の曲線Ｉのように、ゲート電圧ＶG が−１
０Ｖから０Ｖ付近で異常な電流増加がみられる。
電極には負電圧が印加されているものとする。ゲート絶
縁膜３を隔ててノンドープ非晶質シリコン膜４の一部は
空乏化されている。このときノンドープ非晶質シリコン
膜４の伝導帯のエネルギーＥC と価電子帯のエネルギー
ＥV を示す曲線がゲート電極からの電界により歪められ
る範囲はゲート絶縁膜から空乏層幅Ｗまでである。保護
膜７側でも同様なバンド・ベンディングが起こり得る。
すなわち、保護膜７上には電極は無いが、イオン等によ
るプラスの固定電荷Ｑが存在するので、保護膜７とノン
ドープ非晶質シリコン膜４にマイナスの電子が誘起され
る。この現象によって、薄膜トランジスタのＩD 対ＶG
特性は、図３の曲線Ｉのように、ゲート電圧ＶG が−１
０Ｖから０Ｖ付近で異常な電流増加がみられる。
【００２２】一方、図４（ｂ）に示すようにノンドープ
非晶質シリコン膜の厚さＴ２が空乏層幅Ｗより小さい場
合を考えてみる。この場合、ノンドープ非晶質シリコン
の伝導帯のエネルギーＥC と価電子帯のエネルギーＥV
のゲート電極２により生じる電界による歪みは反対側の
ノンドープ非晶質シリコンの表面にまで及び、プラスの
固定電荷の影響を受けにくいのでその表面近くに電子を
誘起しない。
非晶質シリコン膜の厚さＴ２が空乏層幅Ｗより小さい場
合を考えてみる。この場合、ノンドープ非晶質シリコン
の伝導帯のエネルギーＥC と価電子帯のエネルギーＥV
のゲート電極２により生じる電界による歪みは反対側の
ノンドープ非晶質シリコンの表面にまで及び、プラスの
固定電荷の影響を受けにくいのでその表面近くに電子を
誘起しない。
【００２３】空乏層の幅Ｗはゲート電圧ＶG 、ノンドー
プ非晶質シリコン膜の膜質及び保護膜中の固定電荷量に
依存している。オフ電流は理論的にはゲート電圧ＶG が
十分に負のときのドレイン電流とすべきであるかもしれ
ないが、実用上はある一定のゲート電圧、例えば−５Ｖ
のときのドレイン電流ＩD をオフ電流といっている。従
って、ＶG が０〜−５Ｖの範囲のある値で活性領域が厚
さ方向に空乏化する厚さにすればよい。
プ非晶質シリコン膜の膜質及び保護膜中の固定電荷量に
依存している。オフ電流は理論的にはゲート電圧ＶG が
十分に負のときのドレイン電流とすべきであるかもしれ
ないが、実用上はある一定のゲート電圧、例えば−５Ｖ
のときのドレイン電流ＩD をオフ電流といっている。従
って、ＶG が０〜−５Ｖの範囲のある値で活性領域が厚
さ方向に空乏化する厚さにすればよい。
【００２４】図８の従来例では保護膜７はｎ型ソース・
ドレイン領域５−１，５−２を形成するためリンなどの
イオン注入用マスクとして使用されるので正の固定電荷
が比較的多く存在していると考えられる。本発明の場
合、有機絶縁膜は、前述のように、ｎ型ソース・ドレイ
ン領域形成後に設けられるものであり、イオン注入によ
る固定電荷の増加は考慮する必要はない。
ドレイン領域５−１，５−２を形成するためリンなどの
イオン注入用マスクとして使用されるので正の固定電荷
が比較的多く存在していると考えられる。本発明の場
合、有機絶縁膜は、前述のように、ｎ型ソース・ドレイ
ン領域形成後に設けられるものであり、イオン注入によ
る固定電荷の増加は考慮する必要はない。
【００２５】図６は本発明の第１の実施の形態における
ノンドープ非晶質シリコン膜の局在準位密度Ｎ（Ｅ）の
実測例を示すグラフである。ドレイン電流ＩD は、ＩD
＝Ｉ0 ｅｘｐ（−ΔＥ／ｋＴ）の式で表される。ここ
で、Ｉ0 は定数、ΔＥは活性化エネルギー、ｋはボルツ
マン定数、そしてＴは絶対温度である。この式より色々
な温度に対してドレイン電流を測定することによって活
性化エネルギーΔＥを求めることができ、また、ΔＥの
ゲート電圧依存性を測定すると、計算方法は半導体工学
の教科書によくあるので省略するが、伝導帯のエネルギ
ーＥC の下の各エネルギー位置（ＥC −Ｅ）における局
在準位密度Ｎ（Ｅ）を求めることができる。図に、この
ようにして求めた結果を示す。例えば伝導帯のエネルギ
ーＥC から０．２ｅＶだけ下の位置では局在準位密度Ｎ
（Ｅ）は１０17（ｅＶ・ｃｍ3 ）-1程度ある。ノンドー
プ非晶質シリコン膜では局在準位が空間電荷をつくるの
でこのＮ（Ｅ）が空乏層の幅Ｗに影響する。本発明の第
１の実施の形態ではノンドープ非晶質シリコン膜の厚さ
が３０〜６０ｎｍの範囲内でドレイン電流ＩD −ゲート
電圧ＶG 特性に前述した異常性は観測されないことが確
認された。
ノンドープ非晶質シリコン膜の局在準位密度Ｎ（Ｅ）の
実測例を示すグラフである。ドレイン電流ＩD は、ＩD
＝Ｉ0 ｅｘｐ（−ΔＥ／ｋＴ）の式で表される。ここ
で、Ｉ0 は定数、ΔＥは活性化エネルギー、ｋはボルツ
マン定数、そしてＴは絶対温度である。この式より色々
な温度に対してドレイン電流を測定することによって活
性化エネルギーΔＥを求めることができ、また、ΔＥの
ゲート電圧依存性を測定すると、計算方法は半導体工学
の教科書によくあるので省略するが、伝導帯のエネルギ
ーＥC の下の各エネルギー位置（ＥC −Ｅ）における局
在準位密度Ｎ（Ｅ）を求めることができる。図に、この
ようにして求めた結果を示す。例えば伝導帯のエネルギ
ーＥC から０．２ｅＶだけ下の位置では局在準位密度Ｎ
（Ｅ）は１０17（ｅＶ・ｃｍ3 ）-1程度ある。ノンドー
プ非晶質シリコン膜では局在準位が空間電荷をつくるの
でこのＮ（Ｅ）が空乏層の幅Ｗに影響する。本発明の第
１の実施の形態ではノンドープ非晶質シリコン膜の厚さ
が３０〜６０ｎｍの範囲内でドレイン電流ＩD −ゲート
電圧ＶG 特性に前述した異常性は観測されないことが確
認された。
【００２６】なお、図８のＴＦＴにおける保護膜７に基
く凹凸が本発明の第１の実施の形態には存在しないので
液晶表示装置に使用した場合の液晶配向の乱れが少なく
できる。
く凹凸が本発明の第１の実施の形態には存在しないので
液晶表示装置に使用した場合の液晶配向の乱れが少なく
できる。
【００２７】なお有機保護膜としてはポリイミド膜に限
らず、半導体分野で利用されるものなら何でも使用でき
る。
らず、半導体分野で利用されるものなら何でも使用でき
る。
【００２８】図７は本発明の第２の実施の形態を示す断
面図である。
面図である。
【００２９】この図は順スタガ型の薄膜トランジスタを
示すが、ノンドープ非晶質シリコン膜でなる活性領域４
Ｂの厚さ４Ｂがゲート電圧ＶG が０〜−５Ｖのある電圧
で厚さ方向全域で空乏化されるように６０ｎｍ以下、例
えば５０ｎｍになっている。
示すが、ノンドープ非晶質シリコン膜でなる活性領域４
Ｂの厚さ４Ｂがゲート電圧ＶG が０〜−５Ｖのある電圧
で厚さ方向全域で空乏化されるように６０ｎｍ以下、例
えば５０ｎｍになっている。
【００３０】また、この薄膜トランジスタでは、ゲート
電極２Ａとゲート絶縁膜３Ａを島状にパターニングした
後にイオン注入法によりリンをドープしてノンドープ非
晶質シリコン膜にｎ型ソース・ドレイン領域６−１Ｂ，
６−２Ｂを形成するが、ノンドープ非晶質シリコン膜の
厚さが６０ｎｍ以下と薄いのでソース・ドレイン電極と
接する界面付近までｎ型化され、非晶質シリコン膜と金
属膜（ソース・ドレイン電極）は良いオーミック接触が
得られる。イオン注入時にゲート絶縁膜３Ａにはゲート
電極２Ａが被着されているので、リンによる固定電荷は
逆スタガ型より少なくなっている。
電極２Ａとゲート絶縁膜３Ａを島状にパターニングした
後にイオン注入法によりリンをドープしてノンドープ非
晶質シリコン膜にｎ型ソース・ドレイン領域６−１Ｂ，
６−２Ｂを形成するが、ノンドープ非晶質シリコン膜の
厚さが６０ｎｍ以下と薄いのでソース・ドレイン電極と
接する界面付近までｎ型化され、非晶質シリコン膜と金
属膜（ソース・ドレイン電極）は良いオーミック接触が
得られる。イオン注入時にゲート絶縁膜３Ａにはゲート
電極２Ａが被着されているので、リンによる固定電荷は
逆スタガ型より少なくなっている。
【００３１】オフ電流を少なくできることは第１の実施
の形態と同じである。
の形態と同じである。
【００３２】
【発明の効果】以上説明したように、非晶質シリコン薄
膜トランジスタの活性領域の厚さを所定のゲート電圧で
厚さ方向全域で空乏化される値以下にすることにより、
活性領域のゲート電極から遠い方の界面にチャネルが形
成されるのを抑制できるのでオン電流対オフ電流比を大
幅に改善できる。また逆スタガ型薄膜トランジスタで
は、活性領域のゲート電極上方部表面をＳｉＮX やＳｉ
Ｏ2 膜などの保護膜で選択的に被覆せず、全面をポリイ
ミド膜などの有機絶縁膜で直接被覆することにより、凹
凸を少なくでき液晶表示装置に利用したときの画質の改
善に寄与できるし、有機絶縁膜で配向膜を兼ねさせるこ
とにより工数の削減が可能となる効果もある。
膜トランジスタの活性領域の厚さを所定のゲート電圧で
厚さ方向全域で空乏化される値以下にすることにより、
活性領域のゲート電極から遠い方の界面にチャネルが形
成されるのを抑制できるのでオン電流対オフ電流比を大
幅に改善できる。また逆スタガ型薄膜トランジスタで
は、活性領域のゲート電極上方部表面をＳｉＮX やＳｉ
Ｏ2 膜などの保護膜で選択的に被覆せず、全面をポリイ
ミド膜などの有機絶縁膜で直接被覆することにより、凹
凸を少なくでき液晶表示装置に利用したときの画質の改
善に寄与できるし、有機絶縁膜で配向膜を兼ねさせるこ
とにより工数の削減が可能となる効果もある。
【図１】本発明の第１の実施の形態の薄膜トランジスタ
も示す平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線
断面図（図１（ｂ））である。
も示す平面図（図１（ａ））及び図１（ａ）のＸ−Ｘ線
断面図（図１（ｂ））である。
【図２】第１の実施の形態の薄膜トランジスタの変形を
示す断面図である。
示す断面図である。
【図３】第１の実施の形態の製造方法について説明する
ための（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
ための（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
【図４】第１の実施の形態の薄膜トランジスタのドレイ
ン電流ＩD −ゲート電圧ＶG 特性を従来例と対比して示
すグラフである。
ン電流ＩD −ゲート電圧ＶG 特性を従来例と対比して示
すグラフである。
【図５】従来例（図５（ａ））と第１の実施の形態の薄
膜トランジスタ（図５（ｂ））について説明するための
バンド図である。
膜トランジスタ（図５（ｂ））について説明するための
バンド図である。
【図６】第１の実施の形態におけるノンドープ非晶質シ
リコン膜の局在準位密度分布の実測例を示すグラフであ
る。
リコン膜の局在準位密度分布の実測例を示すグラフであ
る。
【図７】本発明の第２の実施の形態の薄膜トランジスタ
を示す断面図である。
を示す断面図である。
【図８】従来の薄膜トランジスタを示す断面図である。
１ ガラス基板 ２，２Ａ ゲート電極 ３，３Ａ ゲート絶縁膜 ４，４Ａ，４Ｂ 活性領域 ５−１，５−１Ａ，５−１Ｂ，５−２，５−２Ａ，５−
２Ｂ ｎ型ソース・ドレイン領域 ６−１，６−１Ａ，６−１Ｂ，６−２，６−２Ａ，６−
２Ｂ ソース・ドレイン電極 ７ 保護膜 ８ 有機絶縁膜 ９ ノンドープ非晶質シリコン膜 １０ レジスト膜
２Ｂ ｎ型ソース・ドレイン領域 ６−１，６−１Ａ，６−１Ｂ，６−２，６−２Ａ，６−
２Ｂ ソース・ドレイン電極 ７ 保護膜 ８ 有機絶縁膜 ９ ノンドープ非晶質シリコン膜 １０ レジスト膜
Claims (6)
- 【請求項１】 絶縁基板の表面を選択的に被覆するゲー
ト電極と、前記ゲート電極と間にゲート絶縁膜を介して
交差する島状のアンドープ非晶質シリコン膜の前記ゲー
ト電極上方部である活性領域と、前記活性領域の両側の
前記アンドープ非晶質シリコン膜にｎ型不純物をドーピ
ングして設けられた一対のｎ型ソース・ドレイン領域
と、前記ｎ型ソース・ドレイン領域に接続される一対の
ソース・ドレイン電極と、前記活性領域を含む全面を被
覆する有機絶縁膜とを有し、前記活性領域は、前記ゲー
ト電極に所定の負電圧を印加したときその厚さ方向に空
乏層が拡がる厚さに設定されていることを特徴とする薄
膜トランジスタ。 - 【請求項２】 有機絶縁膜はポリイミド膜である請求項
１記載の薄膜トランジスタ。 - 【請求項３】 絶縁基板を選択的に被覆するアンドープ
非晶質シリコン膜の表面を間にゲート絶縁膜を介して横
断するゲート電極と、前記ゲート電極直下の前記アンド
ープ非晶質シリコン膜でなる活性領域と、前記活性領域
の両側の前記アンドープ非晶質シリコン膜にｎ型不純物
をドーピングして設けられた一対のｎ型ソース・ドレイ
ン領域とを有する薄膜トランジスタにおいて、前記活性
領域は、前記ゲート電極に所定の負電圧を印加したとき
その厚さ方向に空乏層が拡がる厚さに設定されているこ
とを特徴とする薄膜トランジスタ。 - 【請求項４】 活性領域の厚さが高々６０ｎｍである請
求項１，２又は３記載の薄膜トランジスタ。 - 【請求項５】 絶縁基板の表面を選択的に被覆するゲー
ト電極を形成する工程と、全面にゲート絶縁膜を堆積す
る工程と、ＳｉＨ4 ガスとＨ2 ガスとの混合ガスを使用
したグロー放電プラズマＣＶＤ法で高々６０ｎｍの厚さ
のアンドープ非晶質シリコン膜を堆積しパターニングし
て前記ゲート電極と交差する島状のアンドープ非晶質シ
リコン膜を形成する工程と、前記島状のアンドープ非晶
質シリコン膜の前記ゲート電極直上部を覆うマスクを形
成したのちｎ型不純物イオンを前記アンドープ非晶質シ
リコン膜に注入しアニールを行ない一対のｎ型ソース・
ドレイン領域を形成する工程と、前記一対のｎ型ソース
・ドレイン領域にそれぞれ接続する一対のソース・ドレ
イン電極を形成する工程と、全面に有機絶縁膜を印刷法
により形成する工程とを有することを特徴とする薄膜ト
ランジスタの製造方法。 - 【請求項６】 有機絶縁膜はポリイミド膜である請求項
５記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19355995A JPH0945923A (ja) | 1995-07-28 | 1995-07-28 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19355995A JPH0945923A (ja) | 1995-07-28 | 1995-07-28 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945923A true JPH0945923A (ja) | 1997-02-14 |
Family
ID=16310057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19355995A Pending JPH0945923A (ja) | 1995-07-28 | 1995-07-28 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945923A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047467A (ja) * | 1983-08-25 | 1985-03-14 | Seiko Epson Corp | 相補型薄膜トランジスタ |
| JPS6230377A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | アモルフアスシリコン薄膜トランジスタの製造方法 |
| JPS6424231A (en) * | 1987-07-21 | 1989-01-26 | Alps Electric Co Ltd | Thin film transistor |
| JPH05232479A (ja) * | 1992-02-21 | 1993-09-10 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH06314697A (ja) * | 1993-04-28 | 1994-11-08 | Sharp Corp | 薄膜トランジスタの製造方法 |
-
1995
- 1995-07-28 JP JP19355995A patent/JPH0945923A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6047467A (ja) * | 1983-08-25 | 1985-03-14 | Seiko Epson Corp | 相補型薄膜トランジスタ |
| JPS6230377A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | アモルフアスシリコン薄膜トランジスタの製造方法 |
| JPS6424231A (en) * | 1987-07-21 | 1989-01-26 | Alps Electric Co Ltd | Thin film transistor |
| JPH05232479A (ja) * | 1992-02-21 | 1993-09-10 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH06314697A (ja) * | 1993-04-28 | 1994-11-08 | Sharp Corp | 薄膜トランジスタの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |