JPH0697816A - カウンタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模が小さく、処理時間が短いカウンタ
回路を実現することにある。 【構成】 接続された複数の入力データの中の有効デー
タ数の和をカウントするカウンタ回路において、複数の
入力データが接続され、複数の入力データの中の有効デ
ータ数を検出する有効データ数デコーダと、この有効デ
ータ数デコーダが検出した有効データ数に基づきカウン
ト数を制御する信号を発生させるカウント数制御回路
と、このカウント数制御回路の信号に基づき、１クッロ
ク毎のカウント数が有効データ数と一致するようにカウ
ントを行うカウンタとを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の入力データの和
をカウントするカウンタ回路に関し、特に有効データ数
を検出して、その有効データ数に基づき１クロック毎の
カウント数を変化させることができるカウンタ回路に関
する。

【０００２】

【従来の技術】図７は従来の４データ入力のカウンタ回
路の一例を示す構成ブロック図である。図７において
１，２，３及び４はカウンタ、５，６及び７は加算器、
１００，１０１，１０２及び１０３は１ビットの入力デ
ータ、１０４，１０５，１０６，１０７，１０８及び１
０９は各種出力信号、１１０はカウンタ回路出力信号、
１１１はクロック信号である。

【０００３】入力データ１００，１０１，１０２及び１
０３はそれぞれカウンタ１，２，３及び４に入力され
る。クロック信号１１１はカウンタ１，２，３及び４の
クロック入力端子に接続される。また、カウンタ１及び
２の出力信号１０４及び１０５は加算器５に、カウンタ
３及び４の出力信号１０６及び１０７は加算器６にそれ
ぞれ接続される。さらに、加算器５及び６の出力信号１
０８及び１０９は加算器７に接続され、加算器７の出力
信号がカウンタ回路出力信号１１０として出力される。

【０００４】有効データ数である入力データ１００〜１
０３の”１”の数は有効期間内にカウンタ１〜４により
それぞれ別個にカウントされる。これらのカウント結果
である出力信号１０４及び１０５と出力信号１０６及び
１０７とがそれぞれ加算され、さらに、これらの加算結
果である出力信号１０８及び１０９が加算され、入力デ
ータ１００〜１０３の”１”の数の和がカウンタ回路出
力信号１１０として求まる。

【０００５】また、図８は従来の４データ入力のカウン
タ回路の他の一例を示す構成ブロック図である。図８に
おいて８はデコーダ、９はカウンタ、１００ａ，１０１
ａ，１０２ａ及び１０３ａは入力データ、１１１ａはク
ロック信号、１１２は出力信号、１１３はカウンタ回路
出力信号である。

【０００６】入力データ１００ａ〜１０３ａはそれぞれ
デコーダ８に接続され、デコーダ８の出力である出力信
号１１２はゲート信号としてカウンタ９に接続される。
また、カウンタ９にはクロック信号１１１ａが接続さ
れ、カウンタ９の出力信号がカウンタ回路出力信号１１
３として出力される。

【０００７】図８に示した従来例の動作を図９を用いて
説明する。ここで、図９は図８に示す従来例の動作を示
すタイミング図である。図９において（ａ）はクロック
信号１１１ａ、（ｂ）はデコーダ８で検出された有効デ
ータ数、（ｃ）は（ｂ）有効データ数の基づき出力され
るデコーダ８の出力信号１１２、（ｄ）はカウンタ９に
よってカウントされるクロック信号である。

【０００８】例えば、入力データ１００ａ〜１０３ａに
全てデータが”１”であれば、（ｂ）有効データ数は”
４”となり、（ｃ）出力信号１１２をゲート信号として
４つのクロックがカウントされることになる。このよう
にしてカウンタ９において（ｄ）クロック信号がカウン
トされて行くので、有効データ数である入力データ１０
０ａ〜１０３ａの”１”の数の和が求まる。

【０００９】

【発明が解決しようとする課題】しかし、図７に示す従
来例においては、入力データ数分だけカウンタが必要で
あり、また、これらのカウンタの出力信号を加算するた
めに加算器が必要である。例えば、入力データ数が２^N
個であるとすれば２^N 個のカウンタと（２^N −１）個の
加算器とが必要となる。さらに、これらの加算器はカウ
ンタの出力信号のビット数以上の処理能力が必要であ
り、例えば図７の場合においては加算器５及び６はカウ
ンタ１〜４の出力信号のビット数より１ビット分の、加
算器７はカウンタ１〜４の出力信号のビット数より２ビ
ット分の余分の処理能力がそれぞれ必要となる。従っ
て、図７に示す従来例では回路規模の増大を招いてい
た。

【００１０】一方、図８に示す従来例は図７に示す従来
例よりも回路規模は小さくすることが可能である反面、
有効データ数である入力データ１００ａ〜１０３ａの”
１”の数の和に係わりなく、接続される入力データ１０
０ａ〜１０３ａの数と同数のクロック信号分の処理時間
が必要となり、入力データ数に比例して処理時間が長く
なってしまう。従って本発明の目的は、回路規模が小さ
く、処理時間が短いカウンタ回路を実現することにあ
る。

【００１１】

【課題を解決するための手段】このような目的を達成す
るために、本発明では、接続された複数の入力データの
中の有効データ数の和をカウントするカウンタ回路にお
いて、前記複数の入力データが接続され、前記複数の入
力データの中の有効データ数を検出する有効データ数デ
コーダと、この有効データ数デコーダが検出した前記有
効データ数に基づきカウント数を制御する信号を発生さ
せるカウント数制御回路と、このカウント数制御回路の
前記信号に基づき、１クッロク毎のカウント数が前記有
効データ数と一致するようにカウントを行うカウンタと
を備えたことを特徴とするものである。

【００１２】

【作用】複数の入力データの”１”の数が有効データ数
として検出され、この有効データ数に基づき１クロック
毎のカウント数が制御される。

【００１３】

【実施例】以下本発明を図面を用いて詳細に説明する。
図１は本発明に係るカウンタ回路の一実施例を示す構成
ブロック図である。図１において９０は有効データ数デ
コーダ、９１はカウント数制御回路、９２はカウンタ、
１００ｂ，１０１ｂ，１０２ｂ及び１０３ｂは入力デー
タ、１１１ｂ，１１１ｃ及び１１１ｄはクロック信号、
１１４，１１５，１１６，１１７，１１８，１１９，１
２０，１２１，１２２及び１２３は各種出力信号，１２
４はカウンタ回路出力信号である。

【００１４】入力データ１００ｂ〜１０３ｂ、クロック
信号１１１ｂ及び１１１ｃはそれぞれ有効データ数デコ
ーダ９０に接続され、有効データ数デコーダ９０の出力
である出力信号１１４〜１１８及びクロック信号１１１
ｄはカウント数制御回路９１に接続される。また、カウ
ント数制御回路９１の出力である出力信号１１９〜１２
３はカウンタ９２に接続され、カウンタ９２の出力信号
がカウンタ回路出力信号１２４として出力される。

【００１５】図１に示す実施例の動作を説明する。有効
データ数デコーダ９０は入力データ１００ｂ〜１０３ｂ
の”１”の数を検出し、その数が０個であれば出力信号
１１４を”１”に、その数が１、２、３及び４個であれ
ば出力信号１１５、１１６、１１７及び１１８をそれぞ
れ”１”にする。但し、他の出力信号は全て”０”とな
る。

【００１６】カウント数制御回路９１は出力信号１１４
〜１１８に基づきカウンタ９２の１クロック毎のカウン
ト数を制御する。例えば、出力信号１１４が”１”であ
れば、有効データ数は０個であるので、カウンタ９２は
カウントをしない。また、出力信号１１８が”１”であ
れば、有効データ数は４個であるので、カウンタ９２は
１クロックで”＋４”のカウントをする。

【００１７】この結果、カウント数制御回路９１は出力
信号１１４〜１１８に基づき、カウンタ９２を制御し
て、１クロックで”±０”〜”＋４”のカウントを行う
ことができる。

【００１８】また、ここで、図２は図１における有効デ
ータ数デコーダ９０の具体例を、また、図４は図１にお
けるカウント数制御回路９１及びカウンタ９２の具体例
を示す構成回路図である。

【００１９】図２において、１００ｂ〜１０３ｂ，１１
１ｂ，１１１ｃ，１１４〜１１８は図１と同一符号を付
してある。また、１０，１１，１２，１３，３３，３
４，３５，３６及び３７はＤフリップフロップ回路、１
４，１５，１６，１７，１８，１９，２０，２１，２
２，２３，２４，２５，２６，２７，２８，２９，３０
及び３２は４入力のＮＡＮＤ回路、３１は６入力のＮＡ
ＮＤ回路である。ここで、ＮＡＮＤ回路１４〜３２はデ
コード回路９３を構成している。

【００２０】入力データ１００ｂ〜１０３ｂはＤフリッ
プフロップ回路１０〜１３の入力端子にそれぞれ接続さ
れ、Ｄフリップフロップ回路１０〜１３のクロック入力
端子にはクロック信号１１１ｂが接続される。

【００２１】Ｄフリップフロップ回路１０の非反転出力
はＮＡＮＤ回路１８，２２，２３，２４，２６，２７，
２８及び２９に接続され、反転出力はＮＡＮＤ回路１
４，１５，１６，１７，１９，２０，２１及び２５に接
続される。Ｄフリップフロップ回路１１の非反転出力は
ＮＡＮＤ回路１７，２０，２１，２４，２５，２７，２
８及び２９に接続され、反転出力はＮＡＮＤ回路１４，
１５，１６，１８，１９，２２，２３及び２６に接続さ
れる。

【００２２】また、Ｄフリップフロップ回路１２の非反
転出力はＮＡＮＤ回路１６，１９，２１，２３，２５，
２６，２８及び２９に接続され、反転出力はＮＡＮＤ回
路１４，１５，１７，１８，２０，２２，２４及び２７
に接続される。Ｄフリップフロップ回路１３の非反転出
力はＮＡＮＤ回路１５，１９，２０，２２，２５，２
６，２７及び２９に接続され、反転出力はＮＡＮＤ回路
１４，１６，１７，１８，２１，２３，２４及び２８に
それぞれ接続される。

【００２３】ＮＡＮＤ回路１５，１６，１７及び１８の
出力はＮＡＮＤ回路３０に、ＮＡＮＤ回路１９，２０，
２１，２２，２３及び２４の出力はＮＡＮＤ回路３１
に、ＮＡＮＤ回路２５，２６，２７及び２８の出力はＮ
ＡＮＤ回路３２にそれぞれ接続される。また、ＮＡＮＤ
回路１４，３０，３１，３２及び２９の出力はＤフリッ
プフロップ回路３３〜３７の入力端子に接続される。

【００２４】また、クロック信号１１１ｃはＤフリップ
フロップ回路３３〜３７のクロック入力端子に接続さ
れ、Ｄフリップフロップ回路３３〜３７の非反転出力は
それぞれ出力信号１１４〜１１８として出力される。

【００２５】図２に示す有効データ数デコーダ９０の動
作を説明する。入力データ１００ｂ〜１０３ｂはＤフリ
ップフロップ回路１０〜１３によりラッチされ、このラ
ッチされた入力データをデコード回路９３がデコードす
る。デコード結果はＤフリップフロップ回路３３〜３７
によって保持され、出力信号１１４〜１１８として出力
される。ここで、図３は有効データ数デコーダ９０の真
理値表を示す図であり、図３からも分かるように、入力
データ１００ｂ〜１０３ｂの”１”の数に基づき前述の
ように出力信号１１４〜１１８が出力される。例えば、
出力信号１１７が”１”であれば有効データ数は３個で
あることが分かる。

【００２６】一方、図４において１１１ｄ，１１４〜１
２４は図１と同一符号を付してある。また、３８，３
９，４０及び４９はインバータ回路、４１及び５０は２
入力のＡＮＤ回路、４３，４５，４７及び５１は２入力
のＮＡＮＤ回路、４２，６０，６１，６２，６３，６
４，６５，６６及び６７はＥＮＯＲ回路、４４，４６，
４８，５２及び５４は３入力のＮＡＮＤ回路、５５及び
５７は３入力のＡＮＤ回路、５３，５６及び５８は４入
力のＮＡＮＤ回路、５９は４入力のＡＮＤ回路、６８，
６９，７０，７１，７２，７３，７４及び７５はＤフリ
ップフロップ回路、７６は８入力のＮＡＮＤ回路であ
る。

【００２７】ここで、３８〜５０はカウント数制御回路
９１を、５１〜７６はカウンタ９２をそれぞれ構成して
いる。また、カウンタ９２は有効データ数０〜４をカウ
ントする８ビット・カウンタを示している。

【００２８】有効データ数デコーダ９０からの出力信号
１１４はインバータ回路４９を介してＡＮＤ回路５０の
一方の入力に接続され、ＡＮＤ回路５０の他方の入力に
はクロック信号１１１ｄが入力されている。ＡＮＤ回路
５０の出力信号１１９はクロック信号としてＤフリップ
フロップ回路６８〜７５のクロック入力端子に接続され
る。一方、有効データ数デコーダ９０からの出力信号１
１５はＥＮＯＲ回路４２に、出力信号１１６はインバー
タ回路３８に、出力信号１１７はインバータ回路４０及
びＮＡＮＤ回路４３に、出力信号１１８はインバータ回
路３９にそれぞれ接続される。

【００２９】インバータ回路３８の出力はＡＮＤ回路４
１、ＮＡＮＤ回路４５及び４７に、インバータ回路３９
の出力はＡＮＤ回路４１、ＮＡＮＤ回路４６，４７及び
４８に、インバータ回路４０及びＡＮＤ回路４１の出力
はＮＡＮＤ回路４４にそれぞれ接続される。また、ＥＮ
ＯＲ回路４２の出力はＮＡＮＤ回路４５に、ＮＡＮＤ回
路４３の出力はＮＡＮＤ回路４６に、ＮＡＮＤ回路４５
の出力はＮＡＮＤ回路４８のそれぞれ接続される。

【００３０】ＮＡＮＤ回路４７の出力は出力信号１２０
としてＥＮＯＲ回路６０に、ＮＡＮＤ回路４８の出力は
出力信号１２１としてＥＮＯＲ回路６１に、ＮＡＮＤ回
路４６は出力信号１２２としてＮＡＮＤ回路５１，５
２，５３，５４，５６及び５８に、また、ＮＡＮＤ回路
４４の出力は出力信号１２３としてＮＡＮＤ回路４８，
５１，５２，５３，５４，５６及び５８にそれぞれ接続
される。

【００３１】ＮＡＮＤ回路５１，５２，５３，５４，５
６及び５８の出力はそれぞれＥＮＯＲ回路６２，６３，
６４，６５，６６及び６７に接続される。また、ＡＮＤ
回路５５，５７及び５９の出力はＮＡＮＤ回路５４，５
６及び５８にそれぞれ接続される。

【００３２】ＥＮＯＲ回路６０の出力はＤフリップフロ
ップ回路６８の入力端子に接続され、Ｄフリップフロッ
プ回路６８の非反転出力はＥＮＯＲ回路６０、ＮＡＮＤ
回路４３及び７６に接続される。一方、Ｄフリップフロ
ップ回路６８の反転出力はＥＮＯＲ回路４２、ＮＡＮＤ
回路４４に接続される。

【００３３】ＥＮＯＲ回路６１の出力はＤフリップフロ
ップ回路６９の入力端子に接続され、Ｄフリップフロッ
プ回路６９の非反転出力はＥＮＯＲ回路６１及びＮＡＮ
Ｄ回路７６に接続される。一方、Ｄフリップフロップ回
路６９の反転出力はＮＡＮＤ回路４６に接続される。

【００３４】ＥＮＯＲ回路６２の出力はＤフリップフロ
ップ回路７０の入力端子に接続され、Ｄフリップフロッ
プ回路７０の非反転出力はＥＮＯＲ回路６２及びＮＡＮ
Ｄ回路５２，５３，５６，５８及び７６、ＡＮＤ回路５
５に接続される。

【００３５】ＥＮＯＲ回路６３の出力はＤフリップフロ
ップ回路７１の入力端子に接続され、Ｄフリップフロッ
プ回路７１の非反転出力はＥＮＯＲ回路６３、ＮＡＮＤ
回路５３及び７６、ＡＮＤ回路５５，５７及び５９に接
続される。

【００３６】ＥＮＯＲ回路６４の出力はＤフリップフロ
ップ回路７２の入力端子に接続され、Ｄフリップフロッ
プ回路７２の非反転出力はＥＮＯＲ回路６４、ＮＡＮＤ
回路７６、ＡＮＤ回路５５，５７及び５９に接続され
る。

【００３７】ＥＮＯＲ回路６５の出力はＤフリップフロ
ップ回路７３の入力端子に接続され、Ｄフリップフロッ
プ回路７３の非反転出力はＥＮＯＲ回路６５、ＮＡＮＤ
回路７６、ＡＮＤ回路５７及び５９に接続される。

【００３８】ＥＮＯＲ回路６６の出力はＤフリップフロ
ップ回路７４の入力端子に接続され、Ｄフリップフロッ
プ回路７４の非反転出力はＥＮＯＲ回路６６、ＮＡＮＤ
回路７６、ＡＮＤ回路５９に接続される。

【００３９】ＥＮＯＲ回路６７の出力はＤフリップフロ
ップ回路７５の入力端子に接続され、Ｄフリップフロッ
プ回路７５の非反転出力はＥＮＯＲ回路６７及びＮＡＮ
Ｄ回路７６に接続される。

【００４０】また、Ｄフリップフロップ回路６８〜７５
の反転出力は８ビットのカウンタ回路出力信号１２４と
して出力される。

【００４１】以下、カウント数制御回路９１及びカウン
タ９２の動作を出力信号１１４〜１１８に基づいて説明
する。

【００４２】まず、第１に出力信号１１４が”１”の場
合、有効データ数は０個であるのでカウントが不要であ
る。従って、前述のように出力信号１１４はインバータ
回路４９を介してＡＮＤ回路５０の一方の入力に接続さ
れ、ＡＮＤ回路５０の他方の入力に接続されたクロック
信号１１１ｄがＡＮＤ回路５０を通過することを制御す
ることになる。この結果、出力信号１１４が”１”であ
ればＡＮＤ回路５０は”ＯＦＦ”となりクロック信号は
カウンタ９２には供給されないのでカウントが行われな
い。また、出力信号１１４が”０”であればＡＮＤ回路
５０は”ＯＮ”となりクロック信号は出力信号１１９と
してカウンタ９２に供給される。

【００４３】第２に出力信号１１５が”１”の場合、有
効データ数は１個であるので、この時、カウンタ９２は
カウント数制御回路９１から何ら制御を受けずに通常動
作する。即ち、クロック信号１１１ｄである出力信号１
１９の１クロックで”＋１”のカウントを行う。

【００４４】第３に出力信号１１６が”１”の場合、有
効データ数は２個であるので、クロック信号１１１ｄで
ある出力信号１１９の１クロックで”＋２”のカウント
を行う。即ち、図５（Ａ）に示すようにカウンタ９２の
１ビット目の値を固定し、２ビット目以上を動作させる
ことにより、”＋２”のカウントを行うことが可能とな
る。

【００４５】第４に出力信号１１８が”１”の場合、有
効データ数は４個であるので、クロック信号１１１ｄで
ある出力信号１１９の１クロックで”＋４”のカウント
を行う。即ち、図５（Ｂ）に示すようにカウンタ９２の
１ビット目及び２ビット目の値を固定し、３ビット目以
上を動作させることにより、”＋４”のカウントを行う
ことが可能となる。

【００４６】第５に出力信号１１７が”１”の場合、有
効データ数は３個であるので、クロック信号１１１ｄで
ある出力信号１１９の１クロックで”＋３”のカウント
を行う。この場合は、以下に示す手順によりカウント処
理を行う。 （１）１ビット目はクロックにより常に反転する。 （２）２ビット目は、現在の１ビット目と２ビット目が
両方とも”０”若しくは”１”の場合は”１”、その他
の場合”０”にする。 （３）３ビット目は、現在の１ビット目と２ビット目が
両方とも”０”の場合は現在の３ビット目の値を保ち、
その他の場合は現在の３ビット目の値を反転する。 （４）４ビット目は、現在の３ビット目が”１”であ
り、現在の１ビット目と２ビット目が両方とも”０”の
場合は現在の４ビット目の値を保ち、現在の３ビット目
が”１”であり、現在の１ビット目と２ビット目が両方
とも”０”以外の場合は現在の４ビット目の値を反転す
る。 上述の（１）〜（４）の手順により図５（Ｃ）に示すよ
うになり、”＋３”のカウントを行うことが可能とな
る。

【００４７】ここで、図６はカウント数制御回路９１及
びカウンタ９２の動作を示すタイミング図である。図６
において（ａ）はクロック信号１１１ｄ、（ｂ）〜
（ｆ）は出力信号１１４〜１１８、（ｇ）はカウンタ回
路出力信号１２４である。

【００４８】図６中”イ”の部分では（ｃ）出力信号１
１５が”１”であるので、（ｇ）カウンタ回路出力信号
１２４の値は（ａ）クロック信号１１１ｄ毎に”＋１”
ずつカウントされ、図６中”ロ”、”ハ”及び”ニ”の
部分ではそれぞれ出力信号１１６、１１７、１１８が”
１”であるので、（ｇ）カウンタ回路出力信号１２４の
値は（ａ）クロック信号１１１ｄ毎にそれぞれ”＋
２”、”＋３”及び”＋４”ずつカウントされる。ま
た、図６中”ホ”の部分では出力信号１１４が”１”で
あるので、カウントは行われず、従って、（ｇ）カウン
タ回路出力信号１２４の値は変化しない。

【００４９】この結果、有効データ数デコーダ９０、カ
ウント数制御回路９１及びカウンタ９２により構成する
ことにより、複数のカウンタ及び加算器を不要にし、回
路規模を小さくすることができる。また、１つのクロッ
ク信号で２以上のカウントを行うようにしたため処理時
間を短縮することができる。例えば、図７の従来例と本
実施例とをカウンタとして１６ビットカウンタを用い
て、同一プロセスで設計した場合、図７の従来例が約４
０００ゲート、本実施例が約５００ゲートとなり、回路
規模として１／７程度に縮小することが可能となる。

【００５０】

【発明の効果】以上説明したことら明らかなように、本
発明によれば次のような効果がある。複数の入力データ
の”１”の数を有効データ数として検出し、この有効デ
ータ数に基づき１クロック毎のカウント数を制御するこ
とにより、回路規模が小さく、処理時間が短いカウンタ
回路が実現できる。

【図面の簡単な説明】

【図１】本発明に係るカウンタ回路の一実施例を示す構
成ブロック図である。

【図２】図１における有効データ数デコーダの具体例を
示す構成回路図である。

【図３】図２の有効データ数デコーダの真理値表を示す
図である。

【図４】図１におけるカウント数制御回路及びカウンタ
の具体例を示す構成回路図である。

【図５】図４のカウント数制御回路及びカウンタの各種
カウント動作を示す図である。

【図６】カウント数制御回路及びカウンタの動作を示す
タイミング図である。

【図７】従来の４データ入力のカウンタ回路の一例を示
す構成ブロック図である。

【図８】従来の４データ入力のカウンタ回路の他の一例
を示す構成ブロック図である。

【図９】図８に示す従来例の動作を示すタイミング図で
ある。

【符号の説明】

１，２，３，４，９ カウンタ ５，６，７ 加算器 ８ デコーダ １０，１１，１２，１３，３３，３４，３５，３６，３
７，６８，６９，７０，７１，７２，７３，７４，７５
Ｄフリップフロップ回路 １４，１５，１６，１７，１８，１９，２０，２１，２
２，２３，２４，２５，２６，２７，２８，２９，３
０，３１，３２，４３，４４，４５，４６，４７，４
８，５１，５２，５３，５４，５６，５８，７６ ＮＡ
ＮＤ回路 ３８，３９，４０，４９ インバータ回路 ４１，５０，５５，５７，５９ ＡＮＤ回路 ４２，６０，６１，６２，６３，６４，６５，６６，６
７ ＥＮＯＲ回路 ９０ 有効データ数デコーダ ９１ カウント数制御回路 ９２ カウンタ ９３ デコード回路 １００，１００ａ，１００ｂ，１０１，１０１ａ，１０
１ｂ，１０２，１０２ａ，１０２ｂ，１０３，１０３
ａ，１０３ｂ 入力データ １０４，１０５，１０６，１０７，１０８，１０９ 出
力信号 １１０，１１３，１２４ カウンタ回路出力信号 １１１，１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ ク
ロック信号 １１２，１１４，１１５，１１６，１１７，１１８，１
１９，１２０，１２１，１２２，１２３ 出力信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】接続された複数の入力データの中の有効デ
   ータ数の和をカウントするカウンタ回路において、 前記複数の入力データが接続され、前記複数の入力デー
   タの中の有効データ数を検出する有効データ数デコーダ
   と、 この有効データ数デコーダが検出した前記有効データ数
   に基づきカウント数を制御する信号を発生させるカウン
   ト数制御回路と、 このカウント数制御回路の前記信号に基づき、１クッロ
   ク毎のカウント数が前記有効データ数と一致するように
   カウントを行うカウンタとを備えたことを特徴とするカ
   ウンタ回路。