JPS59148432A - カウンタ装置 - Google Patents
カウンタ装置Info
- Publication number
- JPS59148432A JPS59148432A JP58023202A JP2320283A JPS59148432A JP S59148432 A JPS59148432 A JP S59148432A JP 58023202 A JP58023202 A JP 58023202A JP 2320283 A JP2320283 A JP 2320283A JP S59148432 A JPS59148432 A JP S59148432A
- Authority
- JP
- Japan
- Prior art keywords
- binary
- output
- counter
- unit
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバイナリ−カウンタのバイナリ−出力が所定の
組み合わせになったことを検出するのに用いることがで
きるカウンタ装置に関するものである。
組み合わせになったことを検出するのに用いることがで
きるカウンタ装置に関するものである。
従来例の構成とその問題点
以下、図面を参照しながら従来のカウンタ装置について
説明する。第１図は従来のカウンタ装置のブロック図で
、単位ステージ１．２，３，４゜６．６は縦続接続され
てバイナリ−アップカウンタを構成している。端子７，
８，９，１０，１１゜１２は各ビットのプログラム値が
印加されるプログラム端子であり、端子１３はクロック
信号入力端子、端子１４はセント端子、端子１５はカウ
ント値検出出力端子である。ゲート１６はカウンタのバ
イナリ−出力が所定の組み合わせになったことを検出す
るＮＡＮＤゲートであり、検出すべきバイナリ−出力に
従って各単位ステージの出力がゲート入力として接続さ
れている６ 以上のように構成された従来のカウンタ装置について、
その動作を以下に説明する。例えばプログラム値が２進
数の〔１１１０００〕であったとすると、この値からア
ップカウントが行なわれ、カウンタの出力が検出する値
〔００１０１１〕になった時点で検出ゲート１６が出力
信号を発生し、検出すべきカウント値を検出したことに
なる。
説明する。第１図は従来のカウンタ装置のブロック図で
、単位ステージ１．２，３，４゜６．６は縦続接続され
てバイナリ−アップカウンタを構成している。端子７，
８，９，１０，１１゜１２は各ビットのプログラム値が
印加されるプログラム端子であり、端子１３はクロック
信号入力端子、端子１４はセント端子、端子１５はカウ
ント値検出出力端子である。ゲート１６はカウンタのバ
イナリ−出力が所定の組み合わせになったことを検出す
るＮＡＮＤゲートであり、検出すべきバイナリ−出力に
従って各単位ステージの出力がゲート入力として接続さ
れている６ 以上のように構成された従来のカウンタ装置について、
その動作を以下に説明する。例えばプログラム値が２進
数の〔１１１０００〕であったとすると、この値からア
ップカウントが行なわれ、カウンタの出力が検出する値
〔００１０１１〕になった時点で検出ゲート１６が出力
信号を発生し、検出すべきカウント値を検出したことに
なる。
しかしながら前記のような構成では各単位ステージの出
力すべてを用いてカウンタが所定のバイナリ−出力にな
ったことを検出しているので、ゲート１６の入力端子は
カウンタの段数だけ必要となり、さらにカウンタの各単
位ステージと検出ゲートの入力端子を結ぶ配線も同様の
本数だけ必要となる。特に検出すべきバイナリ−出力が
複数個ある場合、配線本数は次式 配線本数−（カウンタの段数〕×（検出するバイナリ−
出力数） で表わされる本数必要となり、集積回路においく加する
と、多入力ゲートのみで検出ゲートを構成することが困
難となり、第２図に示すような多段構成のゲート回路が
必要となる。そのため、検出に必要な素子数が増加する
とともに、カウンタの出力が検出すべきバイナリ−出力
になってから検出ゲートが検出信号を出力するまでの遅
延時間も大きくなる。
力すべてを用いてカウンタが所定のバイナリ−出力にな
ったことを検出しているので、ゲート１６の入力端子は
カウンタの段数だけ必要となり、さらにカウンタの各単
位ステージと検出ゲートの入力端子を結ぶ配線も同様の
本数だけ必要となる。特に検出すべきバイナリ−出力が
複数個ある場合、配線本数は次式 配線本数−（カウンタの段数〕×（検出するバイナリ−
出力数） で表わされる本数必要となり、集積回路においく加する
と、多入力ゲートのみで検出ゲートを構成することが困
難となり、第２図に示すような多段構成のゲート回路が
必要となる。そのため、検出に必要な素子数が増加する
とともに、カウンタの出力が検出すべきバイナリ−出力
になってから検出ゲートが検出信号を出力するまでの遅
延時間も大きくなる。
発明の目的
本発明の目的は、カウンタのバイナリ−出力値をより少
ない配線数や素子数で検出することができるカウンタ装
置を提供することがある。
ない配線数や素子数で検出することができるカウンタ装
置を提供することがある。
発明の構成
本発明のカウンタ装置は、セット機能を有するフリップ
フロップを単位ステージとして、前記単位ステージをＮ
個（Ｎはカウンタの段数、Ｎ〉２）縦続接続してなるバ
イナリ−アップカウンタと、前記バイナリ−アップカウ
ンタの検出すべきバイナリ−出力において、１となる単
位ステージのすべての出方が供給され、０となるＭ個（
Ｍは０を出力する単位ステージ数、Ｎ２Ｍ〉１）の単位
ステージのうち、ＭＳＢ（最上位段）に近い側の単位ス
テージを含むＬ個（Ｌは０を出力する単位ステージのう
ち出力を検出ゲートに供給する単位ステー７数、１＜：
Ｌ（Ｍ ）の単位ステージの出力が供給される検出ゲー
トによって構成したものであり、これによって検出に必
要な配線数や素子数を削減するものである。
フロップを単位ステージとして、前記単位ステージをＮ
個（Ｎはカウンタの段数、Ｎ〉２）縦続接続してなるバ
イナリ−アップカウンタと、前記バイナリ−アップカウ
ンタの検出すべきバイナリ−出力において、１となる単
位ステージのすべての出方が供給され、０となるＭ個（
Ｍは０を出力する単位ステージ数、Ｎ２Ｍ〉１）の単位
ステージのうち、ＭＳＢ（最上位段）に近い側の単位ス
テージを含むＬ個（Ｌは０を出力する単位ステージのう
ち出力を検出ゲートに供給する単位ステー７数、１＜：
Ｌ（Ｍ ）の単位ステージの出力が供給される検出ゲー
トによって構成したものであり、これによって検出に必
要な配線数や素子数を削減するものである。
実施例の説明
以ド、本発明の実施例について、図面を参照しながら説
明する。
明する。
第３図は本発明の一実施例に係るカウンタ装置のブロッ
ク構成を示すものである。第３図において、単位ステー
ジ１．２．３．４．５．６は縦続接続されてバイナリ−
アップカウンタを構成している。７，８，９，１０，１
１．１２は各ビットのプログラム値が印加されるプログ
ラム端子であり、１３はクロック信号入力端子、１４は
セット端子、１６はカウント値検出出力端子である。１
６はカウンタのバイナリ−出力を検出するＮＡＲＤゲー
トであり、前記ＮＡＮＤゲートの入力端子には、検出す
べきバイナリ−値〔０Ｑ１０１１〕が出力されるとき「
１」となる単位ステージのすべての非反転出力と、０と
なる単位ステージのうちＭＳＢの単位ステージの反転出
力が接続されている。
ク構成を示すものである。第３図において、単位ステー
ジ１．２．３．４．５．６は縦続接続されてバイナリ−
アップカウンタを構成している。７，８，９，１０，１
１．１２は各ビットのプログラム値が印加されるプログ
ラム端子であり、１３はクロック信号入力端子、１４は
セット端子、１６はカウント値検出出力端子である。１
６はカウンタのバイナリ−出力を検出するＮＡＲＤゲー
トであり、前記ＮＡＮＤゲートの入力端子には、検出す
べきバイナリ−値〔０Ｑ１０１１〕が出力されるとき「
１」となる単位ステージのすべての非反転出力と、０と
なる単位ステージのうちＭＳＢの単位ステージの反転出
力が接続されている。
さて、第４図は第３図の回路動作を説明するだめのタイ
ムチャートであり、第４図を参照して第３図の回路動作
の説明を行なう。
ムチャートであり、第４図を参照して第３図の回路動作
の説明を行なう。
第４図の１３ａはクロック信号入力端子１３に供給され
るクロック信号波形であり、ＩＱ、２Ｑ。
るクロック信号波形であり、ＩＱ、２Ｑ。
３Ｑ 、４Ｑ 、ｓＱ 、ｅＱはそれぞれ単位ステージ
１．２，３，４，６．６の非反転出力である。また、第
４図の１４ａはセット端子１４に供給されるセット信号
波形であり、１５ａは検出ゲート１５の出力波形である
。
１．２，３，４，６．６の非反転出力である。また、第
４図の１４ａはセット端子１４に供給されるセット信号
波形であり、１５ａは検出ゲート１５の出力波形である
。
第３図の回路忙おいて、時刻ｔｏ以前にセント端子のレ
ベルがＨＩ＋で、各単位ステージにプリセットデータ〔
１１１ｏＯＱ〕がセントされているものとするとＨＡＮ
Ｄゲート１６の出力レベルもＨＩ＋となっている。
ベルがＨＩ＋で、各単位ステージにプリセットデータ〔
１１１ｏＯＱ〕がセントされているものとするとＨＡＮ
Ｄゲート１６の出力レベルもＨＩ＋となっている。
時刻ｔｏにおいてセット信号のレベルがＨ”からＬ”に
移行すると、バイナリ−アップカウンタはクロック信号
をカウントする。
移行すると、バイナリ−アップカウンタはクロック信号
をカウントする。
時刻ｔ１においてカウンタのバイナリ−出力が〔０Ｏ１
０１１〕となると、検出ゲート１６の出力レベルは”Ｌ
”レベルとなり、検出信号を出力する。時刻ｔ２におい
てカウンタのバイナリ−出力が〔ｏ０１１００〕となる
と検出ゲート１６の出力レベルは“ＨＩ＋レベルとなり
、検出が終了したことになる。前記と同様に検出ゲート
１６の出力は出力を検出しない単位ステージがあるだめ
時刻Ｈ，ｔｓ、ｔ７においてＬ”レベルとなり、時刻ｔ
４．ｔ６．ｔ８においてＨ”レベルとなる。従って検出
ゲート１６は４回検出信号を出力することになり、検出
すべきバイナリ−出力値以外のバイナリ−出力値におい
ても検出信号を出力している。
０１１〕となると、検出ゲート１６の出力レベルは”Ｌ
”レベルとなり、検出信号を出力する。時刻ｔ２におい
てカウンタのバイナリ−出力が〔ｏ０１１００〕となる
と検出ゲート１６の出力レベルは“ＨＩ＋レベルとなり
、検出が終了したことになる。前記と同様に検出ゲート
１６の出力は出力を検出しない単位ステージがあるだめ
時刻Ｈ，ｔｓ、ｔ７においてＬ”レベルとなり、時刻ｔ
４．ｔ６．ｔ８においてＨ”レベルとなる。従って検出
ゲート１６は４回検出信号を出力することになり、検出
すべきバイナリ−出力値以外のバイナリ−出力値におい
ても検出信号を出力している。
しかし、バイナリ−アップカウンタにデータがプリセッ
トされた後、検出ゲート１６が最初に検出信号を出力す
るのは時刻ｔ１であり、そのときのバイナリ−アップカ
ウンタのバイナリ−出力は検出すべきバイナリ−値にな
っている。よって、最初の検出信号出力がバイナリ−ア
ップカウンタが検出すべきバイナリ−出力になったこと
あられしているので、前記検出ゲートの出力をもとにシ
ーケンシャルな動作を行なわせる場合、実用上の弊害は
何ら生じない。
トされた後、検出ゲート１６が最初に検出信号を出力す
るのは時刻ｔ１であり、そのときのバイナリ−アップカ
ウンタのバイナリ−出力は検出すべきバイナリ−値にな
っている。よって、最初の検出信号出力がバイナリ−ア
ップカウンタが検出すべきバイナリ−出力になったこと
あられしているので、前記検出ゲートの出力をもとにシ
ーケンシャルな動作を行なわせる場合、実用上の弊害は
何ら生じない。
発明の効果
以上の説明から明らかなように、本発明はセット機能を
有するフリップフロップを単位ステージとして、前記単
位ステージをＮ個（Ｎ＞２）縦続接続してなるバイナリ
−アップカウンタと、前記バイナリ−アップカウンタの
検出すべきバイナリ−出力において、１となる単位ステ
ージのすべての出力が供給され、０となるＭ個（Ｍ＞１
）の単位ステージのうち、ＭＳＢに近い側の単位ステー
ジを含むＬ個（１≦Ｌ（Ｍ）の単位ステージの出力が供
給される検出ゲートによって構成されているので、バイ
ナリ−アップカウンタのバイナリ−出力を検出するのに
配線本数が少なく、検出に必要な素子数が少なくてよい
という優れた効果が得られる。そして、その効果にょシ
、検出する時に生じる遅延時間も少なくすることができ
るという効果が得られる。
有するフリップフロップを単位ステージとして、前記単
位ステージをＮ個（Ｎ＞２）縦続接続してなるバイナリ
−アップカウンタと、前記バイナリ−アップカウンタの
検出すべきバイナリ−出力において、１となる単位ステ
ージのすべての出力が供給され、０となるＭ個（Ｍ＞１
）の単位ステージのうち、ＭＳＢに近い側の単位ステー
ジを含むＬ個（１≦Ｌ（Ｍ）の単位ステージの出力が供
給される検出ゲートによって構成されているので、バイ
ナリ−アップカウンタのバイナリ−出力を検出するのに
配線本数が少なく、検出に必要な素子数が少なくてよい
という優れた効果が得られる。そして、その効果にょシ
、検出する時に生じる遅延時間も少なくすることができ
るという効果が得られる。
第１図は従来のカウンタ装置のブロック構成図、第２図
は第１図の要部具体的回路構成図、第３図は本発明の一
実施例を示すブロック構成図、第４図は第３図の回路動
作を説明するだめのタイムチャートである。 １〜ら・・・・・・単位ステージ、７〜１２・・・・・
・プログラム端子、１３・・・・・・クロック信号入力
端子、１４・・・・・・セット端子、１６・・・・・・
検出信号出力端子、１６・・・・・・検出ゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｔＡ
１図
は第１図の要部具体的回路構成図、第３図は本発明の一
実施例を示すブロック構成図、第４図は第３図の回路動
作を説明するだめのタイムチャートである。 １〜ら・・・・・・単位ステージ、７〜１２・・・・・
・プログラム端子、１３・・・・・・クロック信号入力
端子、１４・・・・・・セット端子、１６・・・・・・
検出信号出力端子、１６・・・・・・検出ゲート。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｔＡ
１図
Claims (2)
- （１） セット機能を有するフリップフロップを単位
ステージとして、前記単位ステージをＮ個（ただし、Ｎ
〉２）縦続接続してなるパイナリーアソフカウンタと、
前記バイナリ−アップカウンタの検出すべきバイ゛ナリ
ー出カにおいて、１となる単位ステージのすべての出力
が供給され、０となるｙ個（ただし、Ｍ〉１）の単位ス
テージのうち、最上位段（ＭＳＢ ）に近い側の単位ス
テージを含むＬ個（ただし、１≦Ｌ（Ｍ）の単位ステー
ジの出力が供給される検出ゲートを具備してなるカウン
タ装置。 - （２）バイナリ−アップカウンタの検出すべきバイナリ
−出力において、１となる単位ステージのすべての反転
出力（あるいは非反転出力）が供給され、０となる単位
ステージの非反転出方（あるいは反転出力）が供給され
る論理積ゲートによって検出ゲートを構成したことを特
徴とする特許請求の範囲第（１）項記載のカウンタ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023202A JPS59148432A (ja) | 1983-02-14 | 1983-02-14 | カウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023202A JPS59148432A (ja) | 1983-02-14 | 1983-02-14 | カウンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59148432A true JPS59148432A (ja) | 1984-08-25 |
| JPH0227854B2 JPH0227854B2 (ja) | 1990-06-20 |
Family
ID=12104078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023202A Granted JPS59148432A (ja) | 1983-02-14 | 1983-02-14 | カウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148432A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5071258A (ja) * | 1973-10-26 | 1975-06-13 |
-
1983
- 1983-02-14 JP JP58023202A patent/JPS59148432A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5071258A (ja) * | 1973-10-26 | 1975-06-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0227854B2 (ja) | 1990-06-20 |
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